CN105811959A - 一种动态抗噪声干扰的电平移位电路 - Google Patents

Abstract

本发明属于电子电路技术领域，具体的说涉及一种动态抗噪声干扰的电平移位电路。本发明的电路，相比传统的电平移位电路的区别主要为，传统的高压电平位移电路难以满足高开关速度的要求，本发明的电平位移电路，采用PMOS管为LDMOS管提供大的充电电流，并减小了负载电阻上的噪声压降。本发明的有益效果为，本设计使得电路在高开关速度工作的情形下，会自动提升LMDOS管LD1、LD2漏端电位变化速度以及电路的噪声免疫能力。

Description

一种动态抗噪声干扰的电平移位电路

技术领域

本发明属于电子电路技术领域，具体的说涉及一种动态抗干扰的电平移位电路。

背景技术

HVIC的一个特性是内置高电平位移功能，能够将来自微控制器PWM输入直接转换至高边功率器件，但由于电平位移电路对dv/dt噪声敏感(dv/dt是电路能够承受的最大Vs变化率)，其开关速度与可靠性之间往往难以取舍。目前，伴随着系统功耗的降低，电路需求的开关速度将会更高，这将会造成恢复电流的增加和dv/dt的升高，电平位移电路面对的可靠性挑战将会更大。

一种经典的高压电平位移电路如图1所示，包括2个N型LDMOS管、2个负载电阻、2个齐纳二极管，由于LDMOS耐高压的特性，该电路通过N型高压LDMOS管LD1和LD2及其负载电阻R_L进行电平位移，可以弥补通常电平位移电路不耐高压的缺点，并且具有功耗低的优点，尤其针对不同的占空比输入电压都可以有效的实现电平位移。但是由于LDMOS管源漏端寄生电容的存在，必须采用大电流(C*dv/dt)充电才能够使得LDMOS漏端电压跟随快速变化的高端浮动电压VB，而大充电电流在R1和R2上引起过大的压降，从而误触发S-R锁存器。

发明内容

本发明所要解决的，就是针对现有的电平位移电路存在的缺陷，提出一种自动加快LDMOS漏端电位变化速度且具有良好噪声免疫能力的电平移位电路，其原理框图如图3所示，第三负载电阻R3与电容C_LD形成一个延迟充电通路，当高端浮动电源VB由低电位跳至高电位时，会让PMOS的栅极电位变化速度慢于源端电压变化，当高端浮动电源VB变化较快时，就会自动开启PMOS管MP1、MP2；PMOS的管开启将会为对LDMOS管LD1、LD2漏端提供大的充电电流、并减小RC延迟时间，使得漏端电位及时响应高端浮动电源VB的变化，同时有效增强了电路的抗噪声干扰能力。

因此，本设计中采用PMOS管M1、M2，对LDMOS管LD1、LD2漏端提供大电流充电流、并减小其RC延迟时间，使得漏端电位快速跟随高端浮动电源VB的变化,有效避免了在负载电阻RL上产生大的压降，同时通过临时减小等效负载电阻而增强了电路的抗噪声干扰能力；

为实现上述目的，本发明采用如下技术方案：

一种动态抗干扰的电平移位电路，如图4所示，该电路由第一LDMOS管LD1、第二LDMOS管LD2、第三LDMOS管LD3、第一PMOS管MP1、第二PMOS管MP2、第一齐纳二极管D1、第二齐纳二极管D2、第三齐纳二极管D3、第一负载电阻R1、第二负载电阻R2和第三负载电阻R3构成；其中，第一LDMOS管LD1与第二LDMOS管LD2均具有耐高压的特点，能够将低边器件的输入信号输出为高边器件的控制信号；负载电阻R1、R2在LDMOS管LD1、LD2导通时，产生一个基于高端浮动电源VB的下拉电压，用于控制高边器件；齐纳二极管D1、D2用于在负载电阻R1、R2上提供一个钳位电压，保护高边器件栅极不被击穿；PMOS管MP1、MP2用于为LDMOS管LD1、LD2漏端提供足够的充电电流、并减小其RC延迟时间，使得漏端电位快速跟随高端浮动电源VB的变化,有效避免了在负载电阻RL上产生大的压降，同时通过临时减小等效负载电阻而增强了电路的抗噪声干扰能力；由于平板电容不具备耐高压的特点，我们通过LDMOS管LD3源漏两端寄生电容来实现图3中C_LD的功能；负载电阻R3用于与电容CLD构成一个RC延迟电路，延缓PMOS管栅极电位的变化以实现PMOS管的开启。齐纳二极管D3用于保护PMOS管栅极不被击穿；

本发明总的技术方案，本发明的电平位移电路结构能够承受的dv/dt变化速度远高于现有的电平位移电路。

a.自动加速

当高端浮动电源VB由低电位跳变至高电位时，由于负载电阻R3与LDMOS管LD3源漏端寄生电容C_LD构成的RC延迟结构的影响，H点的电位VH的变化会慢于高端浮动电源VB的变化速度，这将会在两者之间造成电压差ΔV_BH：

${\mathrm{\ΔV}}_{BH}=V_B-V_H=R_3\·C_{LD3}\·\frac{{\mathrm{dV}}_H}{dt}---\left(1\right)$

ΔV_BH将直接决定PMOS管栅极与高端浮动电源VB之间的电压差。

LDMOS管LD1、LD2源漏端寄生电容C_LD1、L_CD2与负载电阻R1、R2也同样构成一个RC延迟结构，当高端浮动电源VB由低到高跳变时，这会在负载电阻R1、R2上造成电压差ΔV_BD(以左半边电路为例子,D1、D2均处于未击穿状态)：

${\mathrm{\ΔV}}_{BD}=V_B-V_D=R_1\·C_{LD1}\·\frac{{\mathrm{dV}}_D}{dt}---\left(2\right)$

由于D、H点的电位受到延迟结构的影响，其电位与VB的关系如下(其中V_con为电压常数)：

$V_{D,H}=V_B(1-e^{-\frac{t}{RC}})+V_{Con}---\left(3\right)$

将上式对时间t求导，可以得到与的关系如下：

$\frac{{\mathrm{dV}}_{D,H}}{dt}=\frac{{\mathrm{dV}}_B}{dt}\·\frac{1}{RC}\·e^{-\frac{t}{RC}}---\left(4\right)$

与的大小成正相关。

当VB的变化较慢时，ΔV_BD较小，D点电位紧随浮动电源VB变化，ΔV_BH较小，PMOS处于关断状态。

当VB变化速度继续增大时，D点电位将由于延迟而跟不上VB的变化，导致ΔV_BD增大，当VB的变化速度即将危及电路的安全工作时，通过合理设计R3、C_LD3的参数，使得此时的ΔV_BH≥V^* _PMOS(V^* _PMOS为PMOS管的翻转电压)，PMOS管MP1、MP2将会开启，并且RC延迟结构中的R将变为R3与PMOS管寄生电阻之间的并联，此时ΔV_BD可表示如下：

${\mathrm{\ΔV}}_{BD}=(R_1//R_{PMOS})\·C_{LD1}\·\frac{{\mathrm{dV}}_B}{dt}---\left(5\right)$

由于并联后的电阻的阻值要远小于负载电阻R1的阻值，这样就大大减小了D点电位变化的延迟时间，使得D点电位能够继续紧随高端浮动电源VB变化，瞬间减小ΔV_BD，使电路继续安全工作。

当高端浮动电源VB的变化速度下降后，ΔV_BH减小，PMOS管关断，电路回到先前的工作状态。

综上所述，本电路能够自动根据高端浮动电源VB的变化而调节LDMOS管LD1、LD2漏端电位VD的变化速度，控制ΔV_BD的变化范围，使电路处于安全工作状态。

b.噪声免疫容限提升

当高端浮动电源VB迅速变化的时候，图1与图4所示的电路结构均会面临一个dv/dt噪声问题，该噪声可以表示为：

$V_{noise}=R_L\·C_{LD1}\·\frac{{\mathrm{dV}}_B}{dt}---\left(6\right)$

dv/dt越大，电平位移电路越有可能误触发开启后级电路的反相器，当且仅当V_noise＜V_BS-V^*(VBS为高端浮动电源与高端浮动地之间的电位差)时，噪声干扰才不会造成误触发，因此，我们可以将安全噪声容限定义为：

$\frac{{\mathrm{dV}}_B}{dt}=\frac{V_{BS}-V^{*}}{R_L\·C_{LD1}}---\left(7\right)$

如图1所示结构的电路中以电阻RL做负载，而本设计电路在VB电平上拉时，PMOS管开启，使得负载电阻R_L’＝R_PMOS,因为R_PMOS<<R_L(R_L为传统电路中负载电阻的阻值、R_PMOS为PMOS管开启时的等效电阻阻值)，所以本发明电路中的dv/dt容限在高端浮动电源上拉时远大于传统电路的噪声免疫容限。

本发明的有益效果为：使得LDMOS漏端电位安全跟随高端浮动电源VB变化的同时，也大大提升了电路的噪声免疫能力。

附图说明

图1为现有的一种经典电平位移电路图；

图2为一种常见的高压MOS栅驱动电路的原理框图；

图3为本发明所述的一种动态抗干扰的电平移位电路的原理框图；

图4为本发明所述的一种动态抗干扰的电平移位电路示意图；

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明的一种动态抗干扰的电平移位电路，如图4所示，该电路由第一LDMOS管LD1、第二LDMOS管LD2、第三LDMOS管LD3、第一PMOS管MP1、第二PMOS管MP2、第一齐纳二极管D1、第二齐纳二极管D2、第三齐纳二极管D3、第一负载电阻R1、第二负载电阻R2和第三负载电阻R3构成；其中，第一LDMOS管LD1的栅极接第一输入信号，其漏极接第一PMOS管MP1的漏极，其源极接地；第一PMOS管MP1的栅极接第三齐纳二极管D3的阳极，其源极接高端浮动电源VB；第三齐纳二极管的阴极接高端浮动电源VB，第三齐纳二极管与第三负载电阻R3并联；第一PMOS管MP1的漏极连接第一齐纳二极管D1的阳极，第一齐纳二极管D1的阴极接高端浮动电源VB，第一齐纳二极管D1并联第一负载电阻R1；第二LDMOS管LD2的栅极接第二输入信号，其漏极接第二PMOS管MP2的漏极，其源极接地；第二PMOS管MP2的栅极接第三齐纳二极管D3的阳极，其源极接高端浮动电源VB；第二PMOS管MP2的漏极连接第二齐纳二极管D2的阳极，第二齐纳二极管D2的阴极接高端浮动电源VB，第二齐纳二极管D2并联第二负载电阻R2；第三LDMOS管LD3的漏极接第三齐纳二极管D3的阳极，其源极、栅极接地；输出端分别为LDMOS管LD1的漏极、LDMOS管LD2的漏极。

本发明的工作原理为：

当高端浮动电源VB由低电位跳变至高电位时，由于负载电阻R3与LDMOS管LD3源漏端寄生电容C_LD构成的RC延迟结构的影响，H点的电位VH的变化会慢于高端浮动电源VB的变化速度，这将会在两者之间造成电压差ΔV_BH，当高端浮动电源VB变化较快时，将会增大ΔV_BH；我们在高端浮动电源VB的变化速度较为危险时，通过使得ΔV_BH大于PMOS管的翻转电压V^* _PMOS来开启PMOS管MP1、MP2，从而实现LDMOS管LD1、LD2漏电位的加速变化，减小ΔV_BD并优化电路的噪声免疫能力。

综上所述，本发明所述的一种动态抗干扰的电平移位电路可以作为半导体集成电路功率电子芯片或者驱动芯片中的基本电路，可以实现对HVIC噪声免疫能力的提高以及使得LDMOS漏端电位安全跟随高端浮动电源VB变化。

Claims (1)

1.一种动态抗噪声干扰的电平移位电路，该电路由第一LDMOS管LD1、第二LDMOS管LD2、第三LDMOS管LD3、第一PMOS管MP1、第二PMOS管MP2、第一齐纳二极管D1、第二齐纳二极管D2、第三齐纳二极管D3、第一负载电阻R1、第二负载电阻R2和第三负载电阻R3构成；其中，第一LDMOS管LD1的栅极接第一输入信号，其漏极接第一PMOS管MP1的漏极，其源极接地；第一PMOS管MP1的栅极接第三齐纳二极管D3的阳极，其源极接高端浮动电源VB；第三齐纳二极管的阴极接高端浮动电源VB，第三齐纳二极管D3与第三负载电阻R3并联；第一PMOS管MP1的漏极连接第一齐纳二极管D1的阳极，第一齐纳二极管D1的阴极接高端浮动电源VB，第一齐纳二极管D1与第一负载电阻R1并联；第二LDMOS管LD2的栅极接第二输入信号，其漏极接第二PMOS管MP2的漏极，其源极接地；第二PMOS管MP2的栅极接第三齐纳二极管D3的阳极，其源极接高端浮动电源VB；第二PMOS管MP2的漏极连接第二齐纳二极管D2的阳极，第二齐纳二极管D2的阴极接高端浮动电源VB，第二齐纳二极管D2与第二负载电阻R2并联；第三LDMOS管LD3的漏极接第三齐纳二极管D3的阳极、第一PMOS管MP1栅极、第二PMSO管MP2栅极和第三负载电阻R3的连接点，第三LDMOS管LD3的源极和栅极接地；第一LDMOS管LD1的漏极、第一齐纳二极管D1阳极、第一PMOS管MP1漏极和第一负载电阻R1的连接点作为第一输出端；第二LDMOS管LD2的漏极、第二齐纳二极管D2阳极、第二PMOS管MP2漏极和第二负载电阻R2的连接点作为第二输出端。