CN105793956A - 半导体纳米线制造 - Google Patents

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Abstract

提供了用于在基板1、20、50上制造半导体纳米线12、40、41、45、47的方法。纳米线模板3、6、22、24、31、32形成在基板上。纳米线模板限定细长通道8、26、33，其在模板中的开口7、25与晶种表面10、27、34之间在基板上方横向延伸。晶种表面10、27、34暴露于通道并且具有多达2x410nm2的面积。经由该开口，在模板中自晶种表面选择性生长半导体纳米线。晶种表面10、27、34的面积优选为使得纳米线的生长从晶种表面上的单个成核点开始进行。

Description

半导体纳米线制造
技术领域
本发明涉及半导体纳米线的制造，并提供了用于在基板上制造半导体纳米线的方法以及通过这种方法获得的半导体结构。
背景技术
一直以来已知可以通过在基板上图案化期望形状的沟槽然后沉积半导体材料以填充沟槽来形成半导体结构。美国专利申请公开第2011/0306179号和2011/0086491号描述了用于以这种方式形成III-V族半导体结构的示例性工艺。图案化沟槽技术的主要问题是在所得到的半导体的晶体结构中发生缺陷。限制这些缺陷的一种技术(已知为纵横比捕获法(ART))涉及控制在掩模的侧壁之间限定的沟槽的纵横比，使得形成在沟槽中的半导体结构的位错趋向于在掩模侧壁处终止。然后，可在位错上方的半导体结构的上部区域中抑制缺陷。在美国专利第8,324,660号以及Waldron等人的“IntegrationofInGaAsChanneln-MOSDeviceson200mmSiWafersUsingtheAspect-Ratio-TrappingTechnique”(ECSTranscations，45(4)115-128(2012))中描述了这种类型的技术的示例。
使用限制外延层过生长(ELO)的技术也可以减少半导体结构中的缺陷。通过该技术，以单晶半导体材料的加长带的形式，平面半导体结构从晶种开始横向生长(即，大体与基板平面平行)。在上方和下方限制表面之间限定的通道区域中，选择性外延生长从晶种带开始横向进行。该技术的示例在以下文献中进行了描述：Schubert&Neudect的“ANewEpitaxyTechniqueforDeviceIsolationandAdvancedDeviceStruxtures”(EightBiennialUniversity/Government/IndustrySymposium,1989)、Ogura&Fujimoto的“NoveltechnicalforSiepitaxiallateralovergrowth:Tunnelepitaxy”(Appl.Phys.Lett.55,2205(1989))、Ogura等人的“50-nm-ThickSilicon-on-InsulatorFabricationbyAdvancedEpitaxialLateralOvergrowth:TunnelEpitaxy”(J.Electrochem.Soc.,Vol.140,No.4,April1993)、Pribat等人的“StructuralCharacterzationofConformallyGrown(100)SiFilms”(JapaneseJournalofAppliedPhysics,Vol.29,No.11,1990,pp.L1943-L1946)、Pribat等人的“DefectFilteringinGaAsonSibyConformalGrowth”(JapaneseJournalofAppliedPhysics,Vol.30,No.3B,1991,pp.L431-L434)以及美国专利第4,952,526号和5,360,754号。该限制ELO横向生长技术仅用于生长平面或二维的层结构。
无缺陷半导体纳米线的生长具有特定的挑战。纳米线可以基本认为是“一维”结构，为细长形式但具有多达约200nm且更通常达到约100nm的横向厚度(即，垂直于纳米线的纵轴)。在许多现有应用中，纳米线厚度通常不大于100nm。纳米线的截面形状可以显著变化，普通示例包括圆角(例如，圆形)截面以及大体为矩形的截面，给出带状纳米线或“纳米带”。然而，截面尺寸(即，纳米线的宽度和幅度)在每一种情况下通常多达约100nm。因此，虽然纳米线的长度通常可在纳米到几微米的范围内，但纳米线的截面积被约束到几万nm2，通常约为104nm2以下，更典型为不大于104nm2。
在使用ART或ELO的所有上述方法中，源自于晶格失配以及异质结处的极性/非极性界面的缺陷仅可以减少而不能完全避免。
对于基板上的半导体纳米线的生长，已知为气-液-固(VLS)沉积的技术被用于从金属催化剂颗粒生长纳米线。在Pevzner等人的“Confinement-GuidedShapingofSemiconductorNanowiresandNanoribbons：WritingwithNanowires”(NanoLett.2012，12，7-12)中，该技术用于从硅晶圆上的通道中限制的金颗粒横向生长纳米线。所得到的纳米线显示出各种缺陷。例如，如美国专利第8,084,337号以及美国专利申请公开第2010/0261339号所讨论的，当纳米线垂直于基板生长时，可以利用从催化剂颗粒生长纳米线的这种技术来实现缺陷的减少。Shimizu等人的“SynthesisofVerticalHigh-DensityEpitaxialSi(100)NanowireArraysonaSi(100)SubstrateUsinganAnodicAluminumOxideTemplate”(Adv.Mater.2007,19,917-920)也描述了使用该技术来在基板上的垂直纳米孔阵列中的催化剂颗粒中垂直生长纳米线。
用于纳米线生长的其他技术在欧洲专利申请公开第EP2,378,557A1、美国专利申请公开第2011/0253982A1号以及Kanungo等人的“SelectiveareagrowthofIII-Vnanowiresandtheirheterostruxturesonsiliconinananotubetemplate”(Nanotechnology24(2013)225304)中进行了描述。再次，所有这些文献都从实现缺陷减少的纳米线的角度来教导垂直纳米线制造技术。在EP2,378,557A1中，通过从掩模堆叠去除(例如，蚀刻)材料来产生垂直纳米线。在Kanungo等人的论文中，在通过涂覆垂直纳米线的预制牺牲阵列制成的纳米管模板结构中生长垂直纳米线。在US2011/0253982A1中，通过硅基板上的直接外延生长来产生垂直III-V族纳米线阵列。
用于在基板上制造高质量半导体纳米线的改进技术是高度需要的。
发明内容
本发明的一个方面的一个实施例提供了一种用于在基板上制造半导体纳米线的方法。该方法包括：
形成纳米线模板，纳米线模板限定细长通道，该细长通道在模板中的开口与晶种表面之间在基板上方横向延伸，晶种表面暴露于通道并且具有多达约2x104nm2的面积；以及
经由所述开口，从晶种表面开始在模板中选择性地生长半导体纳米线。
在实施本发明的方法中，首先形成用于纳米线的模板。因此，根据将要形成的纳米线的细长形状，该模板限定细长通道。该通道在基板上方横向延伸(其中，本文使用的术语“横向地”习惯表示大体平行于基板平面、大体与基板表面垂直或向外相反的定向)。通道在通道一端处的模板中的开口与另一端处的暴露于通道的晶种表面之间延伸。该晶种表面具有多达2x104nm2的面积，从而晶种表面积大体类似于纳米线的截面积。通过在这种横向通道配置中约束晶种层的尺寸，可以极大地抑制缺陷，并且通过从晶种表面选择性生长可以在模板中横向生长非常高质量的纳米线。这使得经由与传统CMOS(互补金属氧化物半导体)处理技术兼容的方便、廉价的制造工艺在基板上局部集成高质量的纳米线。此外，由于在形成模板时可以容易地控制横向配置通道的形状，所以可以利用任意和/或变化的截面和方向来制造纳米线，这提供了器件制造的灵活性。因此，本发明的实施例可以相对于上述现有的纳米线制造技术提供显著的优势。例如，催化剂金属颗粒通常在现有技术中导致金属污染，并且位置、方向和结构的几何控制通常是不限定的。此外，现有技术中纳米线的垂直定向会导致尤其复杂的器件处理，相反，本发明实施例提供的横向纳米线配置可以使用良好建立的器件工艺。
如上所述，根据本发明实施例的晶种表面具有多达约2x104nm2的面积(在10％内，即多达2.2x104nm2)。晶种表面积优选不大于约104nm2(在10％内)，并且更优选不大于104nm2。在尤其优选的实施例中，晶种表面的面积为使得纳米线的生长从晶种表面上的单个成核点开始进行。当通道中的生长仅开始于一个成核点时，可以完全抑制诸如反相边界缺陷或螺纹位错缺陷的催化剂缺陷，从而可以利用这种简单的技术来制造无缺陷的纳米线，同时保持对结构形状的控制且不使用催化剂金属颗粒。这相对于现有的约束ELO技术(其中，沿着细长的晶种带的多个位置处可发生成核，并且在这些核的合并时创建的缺陷总是存在)具有显著的优势。
关于典型纳米线的截面积，晶种表面优选具有多达约100nm的宽度以及与宽度垂直的多达约100nm的幅度。在优选配置中，晶种表面横跨横断通道截面延伸，因此封闭通道的一端。然后，晶种表面取决于通道尺寸。具体地，晶种表面可大体垂直于通道的纵轴，从而晶种表面的尺寸对应于将要形成的纳米线的横断截面的尺寸。
一般地，基板可以包括一个或多个层。在一些实施例中，可以通过基板部分地形成模板。例如，基板的上层可以提供模板的下部。晶种表面可以方便地通过基板的层来提供。在具体的简单制造工艺中，基板包括晶种区域、具有所述模板内部的形状、上覆绝缘层并与绝缘层接触，使得在晶种区域周围露出绝缘层。根据该实施例的方法包括：
形成与晶种区域和绝缘层接触的掩模层，从而掩模层和绝缘层提供纳米线模板；
在掩模层中限定开口以提供模板中的开口；以及
经由开口，去除晶种区域的一部分以形成通道，从而晶种区域的剩余部分提供晶种表面。
这种实施的方法容易应用于绝缘体上半导体(XOI)晶圆。这些基板在上覆厚半导体处理晶圆的绝缘氧化物层上具有薄半导体器件层。器件层可以被预图案化以限定用于模板形成的晶种区域，或者该方法可以包括图案化步骤来形成晶种区域。具体地，这种方法可以包括以下步骤：图案化上覆基板的绝缘层的晶种层(例如，XOI晶圆的器件层)以形成所述晶种区域并露出晶种区域周围的绝缘层。
在实施本发明的其他方法中，可以通过任何方便的处理技术在不具有现有绝缘层的基板上形成纳米线模板。例如，在一些实施例中，基板可以简单地包括用作晶种层的半导体层，其随后被图案化以形成从晶种层的表面突出的晶种区域。然后，在晶种层上形成纳米线模板，使得晶种区域封闭通道的一端并在通道中提供晶种表面。例如可以方便地应用这种方法，其中基板包括块状半导体晶圆。
通过适当地成形纳米线模板，实施本发明的纳米线可以容易地制造有可变截面形状以及具有弯曲、结和分支。因此，通过模板限定的细长通道可以具有通过模板限定的从其延伸的一个或多个分支。
虽然晶种表面可以是单晶半导体表面，但这不是必要的。具体地，由于晶种表面的面积如上所述被约束，所以晶种表面可以通过非晶或多晶半导体或者金属或金属-半导体合金(诸如金属硅化物)的表面来提供。这将在以下进行更加详细的讨论。
在尤其优选的实施例中，纳米线包括化合物半导体材料，并且前述晶种区域方便地包括选自硅、锗和它们的合金的材料。这种合金提供了化合物半导体纳米线在半导体基板上的直接集成。
本发明的第二方面的实施例提供了一种用于在基板上制造多条半导体纳米线的方法。该方法包括：通过根据本发明的第一方面的实施例的方法制造每条纳米线，其中，纳米线模板垂直堆叠在基板上。实施本发明的该方面的方法可以开发包括多个垂直堆叠晶种层的基板，多个晶种层可以并行或顺次处理以形成垂直堆叠纳米线。
根据本发明的第三方面的实施例，提供了一种结构，其包括半导体纳米线和基板，通过根据本发明的第一和第二方面的任何一个实施方法来得到该结构。根据本发明的该结构的该方面的实施例的，在具体半导体器件中，在基板上包括一个或多个纳米线，其中可以通过本发明的第一和/或第二方面的具体化方法获得/制造/生产该结构。
附图说明
现在将参照附图通过示例描述本发明的优选实施例，其中：
图1a至图1g是示出实施本发明的第一纳米线制造工艺中的连续阶段的示意性截面图；
图2示出了根据第一制造工艺的处理期间的纳米线的线性阵列；
图3a至图3e是示出实施本发明的第二纳米线制造工艺中的连续阶段的示意性截面图；
图4示出了实施本发明的另一制造工艺中的纳米线模板的结构；
图5a和图5b示出了具有可变截面的纳米线以及通过实施本发明的方法制造的分支结构的示例；以及
图6a和图6b示出了使用垂直堆叠纳米线模板的实施本发明的另一制造工艺的阶段。
具体实施方式
图1a是为第一纳米线制造工艺提供基板的绝缘体上半导体晶圆1的示意性截面。这种晶圆可以是SOI(绝缘体上硅)晶圆、GeOI(绝缘体上锗)晶圆或者在绝缘体上具有任何其他半导体材料的XOI晶圆。这些晶圆包括三层。通常为10-200nm厚的半导体器件层(Si、Ge或X)2接合或沉积在氧化硅绝缘层3上，氧化硅绝缘层3又上覆厚的硅处理晶圆4。半导体器件层2用作纳米线制造工艺的晶种层，该层的半导体材料用作纳米线生长的晶种材料，这将在下面进行描述。
制造工艺的第一阶段涉及形成用于纳米线的模板。模板限定将要形成的纳米线的形状，因此限定细长通道，其尺寸通过将要形成的纳米线的尺寸来确定。在图1b中示出了形成纳米线模板的第一步骤。器件层或晶种层2被图案化以在模板内部的形状中形成晶种区域5。该图案化步骤露出晶圆区域5周围的绝缘层3，并且可以包括减小器件层2的厚度以给出期望厚度的晶种区域5。晶种区域5限定目标纳米线结构的形状。在该简单示例中，如图1b右侧所示，晶种区域5是细长的、均匀矩形截面的线性区域，其示出了该图左侧的A-A的示意性截面。晶种区域5的横向截面具有厚度z和宽度y，根据将要形成的纳米线的要求尺寸，这些尺寸中的每个都不大于100nm。每个尺寸y、z通常都小于100nm，并且通常在10至100nm的范围内。
在制造工艺的第二步骤中，在晶种区域5和周围的绝缘层3上方形成掩模层6，并且掩模层6与晶种区域5和周围的绝缘层3接触。在图1c中示出了该步骤的结果，其中，右手侧的示图示出了该图左右侧示图的B-B的截面。因此，掩模层6覆盖晶种区域5的整个表面。该掩模层和晶种区域5下方的绝缘层将一起形成纳米线模板，接下来是下面描述的附加处理步骤。针对将要生长的纳米线的半导体材料，掩模层的材料被选择为具有较低的粘附系数，因此具有低成核可能性。该掩模层通常为绝缘层(例如氧化物，诸如氧化硅或氮化硅)，但是还可以是碳或其他材料层，其在纳米线的随后选择性生长期间抑制掩模层上的半导体的沉积。
在工艺的下一步骤中，如图1d所示，在掩模层6中限定开口7。开口7通过去除掩模层上覆晶种区域5的一端的部分以露出晶种区域而形成。接下来，经由开口7，例如通过蚀刻去除晶种区域5的部分以形成细长的通道或纳米管8，其提供内部中空的纳米线模板。在图1e中示出了该阶段。晶种区域的剩余部分9提供晶种表面10，其被暴露于通道8。在该优选实施例中，晶种表面10横跨基本垂直于通道的纵轴的横断通道截面延伸，从而封闭通道的一端。因此，在晶种表面10与所得到的纳米线模板中的开口7之间，通道8在基板晶圆上方横向延伸。图1e的右手侧示出了左手侧示图的C-C的截面，并且示出了晶种表面10。晶种表面具有宽度ys和广度zs，并且该表面的面积As＝ysxzs不大于104nm2。由于晶种表面的尺寸对应于该实施例中的期望纳米线的横断尺寸，所以尺寸ys和zs的每一个都不大于100nm。因此，在该优选实施例中，晶种表面积通常小于104nm2，并且通常在100和104nm2之间。此外，在该优选实施例中，晶种表面的面积As为确保纳米线的选择性生长从晶种表面的单个成核点进行。这在下面进行进一步的讨论。
在纳米线生长步骤之前，如果需要的话可以清洁晶种表面10，例如通过利用清洁剂来冲洗，从而去除任何表面氧化物。下一阶段涉及从晶种表面10开始在模板中选择性生长半导体纳米线。这里，经由模板中的开口7，使用半导体材料的金属有机气相沉积(MOCVD)或迁移增强外延(MEE)来实现。例如，纳米线的半导体材料优选为化合物半导体，诸如III-V族半导体或II-VI族半导体。因此，通过化合物半导体从晶种表面10开始外延地填充纳米线模板，纳米线生长被约束至通道8。在图1f中示出了该步骤的结果，其中纳米线12被基本生长至通道8的整个长度。由于上述晶种表面积的限制，选择性生长条件为使得纳米线的外延生长从晶种表面上的单个成核点进行。晶种表面处的成核取决于晶种表面积以及沉积工艺期间在晶种表面上方扩散的原子的迁移率。如果晶种表面的尺寸ys、zs显著小于工艺操作温度下的原子的平均扩散长度，则可得到单个成核点的生长。因此，对晶种表面积的精确约束将根据特定的材料和工艺参数来针对各个工艺变化，但是本领域技术人员基于本文描述的原理可以明确适当的值。
在模板填充工艺期间，可以根据期望改变材料的组成，并且可以引入掺杂物。如果要求的话，可以中断生长以允许执行蚀刻和/或清洁步骤以去除掩模表面上的寄生沉积并提高模板填充工艺的选择性。
在纳米线生长完成时，例如可以通过蚀刻去除掩模层6和剩余晶种区域9，以露出基板晶圆1上的纳米线。这在图1g中示出。然后，如果期望的话可以优化纳米线12，例如限制形状、减小长度等，并且适当地执行随后的器件处理步骤以在纳米线周围建立所要求的器件结构。例如，使用基础的纳米线结构，纳米线12可用于建立场效应晶体管，诸如通道场效应晶体管、二极管、激光器等。如果期望的话，纳米线12还可以在随后的重复工艺中用作晶种层。
可以使用已知的材料处理技术执行上述基础纳米线制造步骤。通过说明，以下描述用于在SOI基板上制造铟砷化物纳米线的示例性工艺的细节。通过电子束光刻和反应离子蚀刻，具有70nm器件层的SOI晶圆被处理以形成图1b的晶种区域5。晶种区域具有3μm的长度和分别为70nm的尺寸y、z。通过等离子体增强化学气相沉积，SiO2的掩模层6被沉积为100nm的厚度。如图1e所示，开口7通过光学光刻形成，并且通过氢氧化四甲胺湿蚀刻部分地去除晶种区域以实现包含剩余晶种区域9的模板。剩余晶种区域9具有2μm的长度。晶种表面内分别为70nm的尺寸ys、zs给出4.9x103nm2的晶种表面积。然后，在5.6/149.5μMol/min＝27的摩尔流率和520摄氏度的温度下，使用前体三甲基和三丁基砷通过MOCVD生长纳米线。这产生了长度为450nm的纳米线，其具有与晶种表面10相对应的横断尺寸。
虽然上面给出了所示示例，但应该理解，所描述的基本制造步骤可用于制造其他材料、形状和大小的纳米线。可以针对给定实施例适当地选择材料和处理技术，并且适当的选择对于本领域技术人员来说是明显的。
可以看出，上述工艺使得在基板晶圆上横向生长的半导体纳米线的局部集成。通过在这种横向通道配置中限制晶种表面的尺寸使得生长从单个成核中心开始进行，可以完全抑制晶体缺陷并且得到无缺陷的纳米线。因此，经由与CMOS处理技术兼容的方便且廉价的制造工艺来得到高质量纳米线。工艺还是高度灵活的，允许在基板上直接生长具有任意形状、尺寸和方向的纳米线。当形成模板以提供具有所要求形状和定向的纳米线时，可以容易地控制通道8的形状和方向。由于生长被限于通道，所以可以实现所要求方向上的纳米线生长而与半导体晶体结构相对于纳米线轴的定向无关。如果要求的话，通过在上述工艺中适当地成形模板，可以沿着其长度改变纳米线的方向和截面。因此，上述工艺提供了超常的灵活性以及易于制造超高质量的纳米线。
当然，虽然上述工艺描述仅集中于纳米线制造，但是可以同时形成其他结构，无论是其他纳米线还是其他器件部件。纳米线形成中涉及的特定工艺步骤(例如，图案化、掩模和蚀刻步骤等)由此可用于同时在基板晶圆1上创建其他结构。在典型应用中，可以在晶圆1上同时制造多条纳米线。通过说明，图2是通过上述工艺制造的纳米线的线性阵列的高分辨率图像。该图像示出了在去除模板和晶种9之前与图1g相对应的制造工艺的阶段。在该具体示例中，标为x1的尺寸对应于晶种9的长度，尺寸x2对应于纳米线长度。这示出了晶种9的关键特征是晶种表面10暴露于通道8的面积，并且晶种的长度x1就所关注的纳米线生成而论是不重要的。实际上，当然，可以在基板上的不同位置处同时制造具有不同形状和方向的多条纳米线。如果期望，则通过在不同位置使用不同材料的连续生长，可以产生不同材料的纳米线。此外，各个纳米线可以形成为异质结构，其具有通过相同模板内的连续生长步骤产生的不同半导体材料的连续长度。
虽然上述工艺开始于简单(未图案化)XOI晶圆的设置，但在一些实施例中，这种晶圆可以预图案化有器件特征，包括晶种区域5。此外，制造可以开始于除XOI晶圆之外的基板。通过示例，图3a至图3d示出了实施本发明的第二纳米线制造工艺中的连续阶段。该制造工艺的基本原理与上面针对第一实施例描述的大体相同，以下仅描述关键的不同之处。
第二方法开始于块状半导体晶圆20(例如，硅)的设置，其用作制造工艺的晶种层。晶圆20的表面首先被图案化以形成从晶圆表面突出的晶种区域21。在该简单示例中，晶种区域21大体为图3a所示的矩形形式。在该图的左手附图的纸面中，该晶种区域为任何长度。右手示图示出了左手示图的D-D的示意性截面。在该示例中，晶种区域21的横断截面具有宽度y和厚度z，它们大于将要形成的纳米线的对应尺寸。
接下来，在晶种区域21周围，在晶圆20的表面上形成绝缘层22(例如，氧化硅)，使得晶种区域穿过层22。这在图3b中示出，其中右手示图再次示出了左手示图的示意性截面(线E-E)。层22上方的晶种区域21的厚度z’对应于在该示例中形成的纳米线的期望厚度。
参照图3c，然后在层22上方沉积牺牲层(例如，非晶硅)，并且对其进行图案化来以纳米线模板内部的期望形状留下区域23。因此，区域23限定了纳米线的目标形状。在该简单示例中，区域23被示为均匀矩形截面的细长线性区域，其具有厚度y’和厚度z’(对应于突出的晶种区域22的宽度和厚度)，如图3c的右手侧的F-F的截面所示。
接下来，掩模层24形成在区域23和周围的绝缘层22上方并与它们接触。在图3d中示出了该步骤的结果，其中右手示图示出了G-G的截面。因此，掩模层24覆盖区域23的整个表面。掩模层24和区域23下方的绝缘层22将一起形成符合后续处理步骤的纳米线模板。因此，针对纳米线的半导体材料，选择掩模层24和绝缘层22的材料以具有低粘附系数，因此具有低成核可能性，从而如上所述实现有效的选择性生长。
参照图3e，在掩模层24中限定开口25以露出牺牲区域23，并经由开口25，例如通过蚀刻选择性地去除牺牲区域23到晶种21，从而形成细长的通道26。因此，掩模层24和下面的绝缘层22一起形成纳米线模板。晶种区域21封闭通道26的一端，提供暴露于通道的晶种表面27。这在示出H-H的截面的右手示图中示出。如上所述，该晶种表面的尺寸ys、x、zs再次为确保纳米线的选择性生长从晶种表面上的单个成核点开始进行。具体地，在晶种表面的任选清洁之后，如前所述，例如通过MOCVD从晶种表面开始在模板中选择性生长纳米线。然后，如果期望的话，去除掩模层和晶种区域以露出所得到的纳米线。
虽然上面描述了具体示例，但可以预期多种其他实施例。可以通过除金属有机气相沉积或迁移增强外延的方法来执行纳米线的选择性生长。例如，在一些方法中可以使用氢化物气相外延(hydridevaporphaseepitaxy)。在一些实施例中，可以通过非晶或多晶半导体或者金属或金属-半导体合金(诸如金属硅化物)的表面区域来设置晶种表面。如果晶种具有良好限定的晶体定向并且如果晶种的晶体结构与生长晶体(例如，硅和III-V族化合物半导体)的晶体结构合理匹配，则生长晶体可以采用该定向。如果晶种是非晶的或者具有未限定的晶体定向，则生长晶体将是单晶的但是其晶体定向是随机的。这种晶种材料的使用是可能的，因为晶种表面如上所述被约束，从而整体表面结构只有小区域暴露于通道作为晶种表面。在任何情况下，本领域技术人员应该明白，晶种应该有效地引起生长晶体的成核，这在与模板相关的沉积工艺中提供了选择性。
在一些实施例中，晶种表面可以不横跨通道的横断截面延伸。例如，晶种表面可以通过基板的晶种层的上表面的区域来提供。在图4中示出了这种配置的简单示例。这使得基板为半导体晶种层30的形式。纳米线模板通过绝缘层31和掩模层32形成在晶种层上，其中绝缘层31上覆基板，并且掩模层32成形为限定细长的纳米线形状的通道33。这里，经由绝缘层31中的孔，通过晶种层30暴露于通道33的表面来提供晶种表面34。右手示图示出了I-I的截面。可以看出，晶种表面34具有宽度ys和广度xs，其中这些尺寸如上所述被约束，使得可以从晶种表上的单个成核点开始在通道33中选择性生长纳米线。用于形成图4的结构的适当处理步骤对于本领域技术人员来说是已知的。
通过在实施本发明的制造工艺中适当成形模板，纳米线可以形成为具有任何期望的形状和截面尺寸，并且如果期望的话，可以沿着纳米线的长度改变截面。图5a是示出与图1g的纳米线12相邻形成的这种纳米线40的示例的示意性侧视图。纳米线40沿着其长度具有不同横断尺寸的截面。虽然这里示出了简单的示例，但当然可以预期各种其他形状的变化。此外，通过模板的适当成形，纳米线可以形成为具有曲线、弯曲、接合和分支。具体地，纳米线模板中的细长通道可以具有从其延伸的一个或多个分支。图5b是示出形状变化的具体示例的示意性平面图。除图5a的纳米线40之外，纳米线41被示为具有沿着长度在偏移的位置处从纳米线的侧面延伸的两个分支42、43。这种分支还可以形成环路，再接合主纳米线主体。通过沿着长度具有弯曲的纳米线45以及再结合纳米线主体的环形分支46示出了这种结构的示例。当然，可以预期这种结构的许多其他可能的变化。
如果期望的话，制造可以开始于其他(简单或预图案化的)基板结构。一些实施例可以使用包括层堆叠(包括多个晶种层)的基板。然后，使用实施本发明的方法，它们可以被并行处理以制造多个垂直偏移纳米线。通过说明，图6a示出了这种可选基板结构的一个示例。这里，基板50被制造为在形成在处理晶圆54上的垂直堆叠中具有与绝缘层53交替的两个晶种层52。通常如上所述，层堆叠可以被图案化以形成纳米线晶种区域的垂直堆叠，每一个晶种区域来自每一个晶种层52，形成可以生长两个纳米线的两个垂直堆叠的纳米线模板。图6b是大体对应于图1f的示意性截面，其示出了示例性堆叠结构。这里，通过掩模层55和两个绝缘层53形成两个垂直对准的纳米线模板。如附图的右侧示出的J-J的截面所示，上绝缘层53在晶种区域的图案化期间被图案化并且包含在掩模层内。在蚀刻晶种区域以在垂直堆叠模板中留下晶种56时，可以如前所述从晶种表面同时生长横向纳米线57。虽然这里示出了简单的示例，但这种堆叠概念可以扩展到多个晶种层，并且可用于制造具有各种形状和配置的纳米线。这种垂直堆叠器件的并行处理在芯片上提供了高器件密度而不牺牲器件性能。本发明的可选实施例可以使用具有多个堆叠晶种层的基板来用于独立层上的器件的顺次处理。在这种情况下，例如，器件处理期间形成的纳米线模板不需要垂直对准，而是可以相对于基板垂直堆叠并且还相对于彼此横向偏移。这种处理技术开启了更加复杂的三维芯片设计的可能性。
应该理解，在不背离本发明的范围的情况下，可以对所述示例性实施例进行许多其他改变和修改。

Claims (19)

1.一种用于在基板上制造半导体纳米线的方法，所述方法包括：
形成纳米线模板，所述纳米线模板限定细长通道，所述细长通道在所述模板中的开口与晶种表面之间在所述基板之上横向延伸，所述晶种表面暴露于所述通道并且具有多达约2x104nm2的面积；以及
经由所述开口，在所述模板中从所述晶种表面选择性地生长所述半导体纳米线。
2.根据权利要求1所述的方法，其中所述晶种表面的面积不大于约104nm2。
3.根据权利要求1或2所述的方法，其中所述晶种表面的面积为使得所述纳米线的生长从所述晶种表面上的单个成核点进行。
4.根据前述权利要求中任一项所述的方法，其中所述晶种表面具有多达约100nm的宽度以及与所述宽度垂直的多达约100nm的广度。
5.根据前述权利要求中任一项所述的方法，其中所述晶种表面封闭所述通道的一端。
6.根据权利要求5所述的方法，其中所述晶种表面基本垂直于所述通道的纵轴。
7.根据前述权利要求中任一项所述的方法，其中所述晶种表面是单晶半导体表面。
8.根据权利要求1至6中任一项所述的方法，其中所述晶种表面是以下项中的一项：非晶半导体；多晶半导体；金属；和金属-半导体合金。
9.根据前述权利要求中任一项所述的方法，其中所述细长通道具有由所述模板限定的从所述细长通道延伸的一个或多个分支。
10.根据前述权利要求中任一项所述的方法，其中所述基板包括呈所述模板的内部的形状的晶种区域，所述晶种区域覆盖在绝缘层上面并与所述绝缘层接触，使得所述绝缘层在所述晶种区域周围被暴露，所述方法包括：
形成与所述晶种区域和所述绝缘层接触的掩模层，从而所述掩模层和所述绝缘层提供所述纳米线模板；
在所述掩模层中限定开口以提供所述模板中的所述开口；以及经由所述开口，去除所述晶种区域的一部分以形成所述通道，从而所述晶种区域的剩余部分提供所述晶种表面。
11.根据权利要求10所述的方法，包括图案化覆盖在所述基板的所述绝缘层上面的晶种层以形成所述晶种区域并在所述晶种区域周围暴露所述绝缘层。
12.根据权利要求11所述的方法，其中所述基板包括绝缘体上半导体晶圆，所述绝缘体上半导体晶圆具有提供所述晶种层的半导体层。
13.根据权利要求1至9中任一项所述的方法，其中所述基板包括晶种层，所述方法包括：
图案化所述晶种层以形成从所述晶种层的表面突出的晶种区域；以及
在所述晶种层上形成所述纳米线模板，使得所述晶种区域封闭所述通道的一端并提供所述晶种表面。
14.根据权利要求10至13中任一项所述的方法，其中所述晶种区域包括硅、锗和它们的合金中的一种。
15.根据前述权利要求中任一项所述的方法，包括通过以下项中的一项选择性地生长所述纳米线：金属-有机气相沉积、迁移增强外延和氢化物气相外延。
16.根据前述权利要求中任一项所述的方法，其中所述纳米线包括化合物半导体材料。
17.一种用于在基板上制造半导体纳米线的方法，所述方法基本如下文参照附图所述。
18.一种用于在基板上制造多条半导体纳米线的方法，所述方法包括：通过根据前述权利要求中任一项所述的方法制造每条纳米线，其中所述纳米线模板垂直堆叠在所述基板上。
19.一种结构，包括半导体纳米线和基板，通过根据权利要求1至18中任一项所述的方法来得到所述结构。
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