CN105742373B - 电容器带体连接结构及制作方法 - Google Patents

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Abstract

本发明涉及电容器带体连接结构及制作方法，揭示用于深沟槽电容器连接的结构及方法。此结构包括电容器导体的缩小直径顶端部分。这使得介于邻接深沟槽电容器之间的有效间隔增大。接着沉积硅化物或附加多晶硅以完成介于该深沟槽电容器与邻接晶体管之间的连接。

Description

电容器带体连接结构及制作方法
技术领域
本发明基本上是有关于半导体制作，且更具体地说，是关于电容器带体/连接结构及制作方法。
背景技术
电子装置随着每一次的技术世代更替，变得更强且更具备可携性。为了适应增加的功率及可携性，增加装置上的内存成为重要因素。动态随机存取内存(DRAM)是一种在诸如移动运算、嵌入式运算、及其它运算应用的运算装置中常用的内存技术。DRAM的电路密度是判定特定集成电路封装中可装配内存多寡的一项因素。密度愈高，集成电路上的内存也愈多。然而，电路密度增大，制造挑战也会随之而来，对于产品良率可能造成负面影响。因此，希望具有能同时增大电路密度并减少产品良率问题的改良型结构及方法。
发明内容
在第一方面中，本发明的具体实施例提供一种形成半导体结构的方法，其包含：在半导体衬底中形成凹穴；在该凹穴中形成导体区的下部分；在该凹穴内及在该导体区的该下部分上形成环形间隔物；于该环形间隔物内，在该导体区的该下部分上形成该导体区的上部分；以及在该导体区的该上部分上形成鳍部分；并且与置于该半导体衬底上方的绝缘体上半导体区接触。
在第二方面中，本发明的具体实施例提供一种形成半导体结构的方法，其包含：在半导体衬底中形成凹穴；在该凹穴中形成导体区的下部分；在该凹穴内及在该导体区的该下部分上形成环形氮化物衬垫；在该环形氮化物衬垫内及在该导体区的该下部分上形成环形间隔物；于该环形间隔物内，在该导体区的该下部分上形成该导体区的上部分；使该环形间隔物凹陷；使该环形氮化物衬垫凹陷；在该环形间隔物的顶端部分上形成硅化物区，其中，该硅化物区与置于该半导体衬底上方的绝缘体上半导体区接触；在该导体区的该上部分上形成鳍部分，其中，该鳍部分与该硅化物区接触。
在第三方面中，本发明的具体实施例提供一种半导体结构，其包含：半导体衬底；置于该半导体衬底上的绝缘体层；置于该绝缘体层上的绝缘体上半导体层；形成于该半导体衬底内的沟槽；置于该沟槽中的导体区，其中，该导体区包含具有第一直径的下部分及具有第二直径的上部分，其中，该第二直径小于该第一直径，并且鳍部分置于该上部分上；以及置于该导体区的该上部分周围的环形间隔物区。
附图说明
本发明的结构、操作、及优点在下列说明搭配附图考量以下，将进一步变为显而易见。附图的用意在于说明，不是限制。
一些附图中的某些元件可予以省略、或未按比例绘示，目的是为了清楚说明。截面图的形式可采用“部分”或“近观式”截面图，省略某些在“真实”截面图中会按另一种方式可见的背景线，目的是为了清楚说明。
通常在附图的各张附图中，类似元件可用类似数字来指称，在这种例子中，最后的两个有效位数可以一样，最高有效位数代表附图的编号。另外，为了清楚说明，某些附图中可以省略一些参考元件符号。
图1A为本发明的具体实施例的起始点。
图1B描绘间隔物形成的后续处理步骤之后的一具体实施例。
图1C描绘间隔物凹陷的后续处理步骤之后的一具体实施例。
图1D描绘形成导体的上部分的后续处理步骤之后的一具体实施例。
图1E描绘在形成鳍部分之后的半导体结构的透视图。
图1F描绘沿着图1E的线条A-A’的侧视图。图1G描绘沿着图1E的线条B-B’的侧视图。
图1H为图1E的半导体结构的顶视图。
图1I描绘在一部分沟槽顶部表面上形成保形氧化物层的后续处理步骤之后，沿着图1E的线条A-A’的侧视图。
图1J描绘在一部分沟槽顶部表面上形成保形氧化物层的后续处理步骤之后，沿着图1E的线条B-B’的侧视图。
图2A描绘根据一替代具体实施例的牺牲层的沉积。
图2B描绘间隔物凹陷的后续处理步骤之后的一替代具体实施例。
图2C描绘形成导体的上部分的后续处理步骤之后的一具体实施例。
图3A描绘根据另一替代具体实施例的导体的上部分的形成。
图3B描绘间隔物凹陷的后续处理步骤。
图3C描绘多晶硅沉积的后续处理步骤。
图3D描绘多晶硅凹陷的后续处理步骤。
图4A描绘根据另一替代具体实施例的间隔物形成。
图4B描绘导体的上部分的形成。
图4C描绘在进行间隔物凹陷之后的半导体结构。
图4D描绘在移除一部分衬垫之后的半导体结构。
图4E描绘在进行金属沉积之后的半导体结构。
图4F描绘在硅化物形成之后的半导体结构。
图4G描绘在形成鳍部分之后，沿着图1E的线条A-A’的侧视图。
图4H描绘在一部分沟槽顶部表面上形成保形氧化物层的后续处理步骤之后，沿着图1E的线条A-A’的侧视图。
图4I为图4H的半导体结构的顶视图。
图5A描绘根据另一替代具体实施例的间隔物形成。
图5B描绘使间隔物凹陷以曝露SOI区之后的半导体结构。图5C描绘导体的上部分的形成。
图6描绘根据本发明具体实施例的沟槽电容器的顶视图。
图7描绘本发明的具体实施例的流程图。
图8描绘利用牺牲层的本发明替代具体实施例的流程图。
图9描绘利用毯覆式多晶硅层的本发明替代具体实施例的流程图。
图10描绘利用硅化物区的本发明替代具体实施例的流程图。
图11描绘利用多晶硅衬垫的本发明替代具体实施例的流程图。
具体实施方式
本发明的具体实施例提供用于深沟槽电容器连接的改良型结构及方法。深沟槽电容器常在DRAM装置中当作存储电容器使用。在具有鳍式场效晶体管(finFET)装置的绝缘体上半导体(SOI)技术中，经成长用以使晶体管与电容器之间产生连接的外延(epitaxial)材料有与邻接电容器合并的倾向，因而造成短路。
本发明的具体实施例提供一种电容器导体的顶端部分直径缩小的结构。这使得介于邻接深沟槽电容器之间的有效间隔增大。可沉积硅化物或附加多晶硅以完成介于深沟槽电容器与邻接晶体管之间的连接。
图1A描绘本发明的具体实施例在起始点的半导体结构100。半导体结构100包含主体半导体衬底102，该主体半导体衬底102在SOI技术中常称为处理晶圆(handle wafer)，其可包含硅衬底、硅锗衬底、或其它合适的材料。绝缘体层104及半导体层106在一般的SOI形成技术中是黏合至处理晶圆102。此黏合且完整的SOI结构晶圆一般是通过晶圆制造来提供。在具体实施例中，绝缘体层104包含氧化硅，并且可称为所谓的“埋置型氧化物”(buriedoxide，BOX)层。在具体实施例中，SOI层106可包含硅、硅锗、或其它合适的材料。垫氮化物层108是置于SOI层106上，并且在下游处理期间用于保护SOI层106。可在SOI层106与垫氮化物108之间沉积薄氧化物层(图未示)，作为用于下游热处理的应力缓冲、或作为SOI层106于下游工艺步骤的保护层。沟槽(凹穴)114是穿过氮化物层108、SOI层106、绝缘体层104形成，并且部分伸入但未完全穿过主体半导体衬底102。凹穴(沟槽)一旦形成，衬垫110便沿着主体半导体衬底102，在沟槽的内部表面上形成。沟槽114是内存单元效能的重要元件。典型尺寸方面，直径的范围可自约50纳米至150纳米，且深度的范围可自约3微米至5微米，端视接地规则(ground rule)而定。衬垫110可包括高K介电质，例如氧化铪、硅酸铪、氧化锆、或其它适合当作电容器介电膜的材料。衬垫110可含有另外的子层(图未示)，例如位在高K介电层表面上用以促进传导的氮化钛衬垫、及/或在高K介电层底下用以使下游热工艺维持高K介电常数的其它扩散阻障材料。在具体实施例中，衬垫材料可终止于绝缘体层104内，而不是终止于此附图中绝缘体层104的底端。导体区接着通过沉积具有掺质(例如：砷)的多晶硅来形成。使多晶硅凹陷以在凹穴中形成导体区112的下部分。导体区112的下部分的上表面115的位准低于SOI层106，但高于绝缘体层104的底端。
图1B描绘间隔物形成的后续处理步骤之后的半导体结构100。氧化物间隔物116在凹穴的上部分中形成，使得间隔物材料置于导体区112的下部分上，并且可用保形化学气相沉积(CVD)工艺来沉积，然后进行异向性干蚀刻。在具体实施例中，间隔物厚度为10nm至30nm，端视接地规则及后续工艺步骤中的外延层厚度量而定。直径缩小的上凹穴117中的侧壁包括绝缘体层104、SOI层106及氮化物层108。因此，间隔物的作用在于缩减凹穴(沟槽)117的开口，使邻接沟槽(此附图中未描绘)之间的距离增加。在具体实施例中，间隔物116包含氧化硅。此氧化硅可用保形CVD工艺或ALD(原子层沉积)工艺来沉积，然后经干蚀刻以曝露(敞开)导体区112的下部分，并且从垫氮化物108的顶部表面移除氧化硅。在具体实施例中，此干蚀刻可在含有等离子的CF下，以5毫托至100毫托的压力及环境温度(0℃至50℃)的条件来完成。在具体实施例中，氧化硅可沉积为范围自约10纳米至约15纳米的厚度。
图1C描绘另外的间隔物凹陷的后续处理步骤之后的半导体结构100。如图1C所示，现使间隔物116凹陷以将间隔物顶端表面调整到包覆绝缘体层104的位准，同时在凹穴侧壁上曝露大部分SOI层106。在具体实施例中，异向性氧化物蚀刻是用于使间隔物凹陷。这可包括反应性离子蚀刻(RIE)工艺。可调整聚合物形成气体流率以保护间隔物116的侧壁，同时使间隔物凹陷。CF4或C4F8气体可一起用于聚合物形成及间隔物蚀刻。
图1D描绘形成导体区118的上部分的后续处理步骤之后的半导体结构100。导体区118的上部分可通过沉积具有掺杂的附加多晶硅来形成，然后进行凹陷RIE蚀刻。虚线119表示介于导体区112的下部分与导体区118的上部分之间的界线。
图1E描绘半导体结构100在形成鳍部分之后的透视图。在此图示中，为了绘示导体区112及118的特征，未描绘主体半导体衬底、衬垫及间隔物。一部分SOI层106形成鳍形状，并且为FinFET(图未示)的一部分。导体区118的上部分是置于导体区112的下部分上，并且具有高度H。H的下限是导体区112的下部分的顶端表面。在具体实施例中，H的范围可自约50纳米至约100纳米。导体区118的上部分的一段也形成鳍形状，并且充当为沟槽顶端鳍区段(TTFS)120。TTFS可使用工业标准微影及图型化方法来形成，包括但不局限于侧壁影像移转(SIT)工艺。因此，移除导体区118的上部分的一部分以形成TTFS 120。
图1F描绘半导体结构100沿着图1E的线条A-A’的侧视图。由图1F可知，TTFS 120与SOI层106直接实体接触。移除导体区118的上部分的一段，并且也于鳍形成工艺期间从区域131所示的区域移除SOI层106。
图1G描绘半导体结构100沿着图1E的线条B-B’的侧视图。由图1F可知，TTFS 120通过间隔物116来约束(bounded)。TTFS 120的宽度W为鳍尺寸，并且可小于如图1H所示的直径D2。
图1H为图1E的半导体结构的顶视图。由图1H可知，导体区112的下部分具有直径D1，而导体区118的上部分具有直径D2，其中D2<D1。在具体实施例中，第二直径D2比第一直径D1小约10个百分比至约30个百分比，更小的直径D2在邻接沟槽电容器之间提供的间距更大。D2愈小，达到的间距愈大。然而，若直径D2做得太小，则增大的接触电阻会对装置效能造成负面影响。比D1小约10个百分比至30个百分比的D2范围有益于增大间距，而不会显著增大接触电阻。由此图示可知，间隔物116为环形且置于导体区118的上部分的周围，并且界定导体区118的上部分的直径D2。因此，随着间隔物116的厚度T增大，导体区118的上部分的直径D2也跟着变更小，如D2＝D1–2*T。
如图1I所示的一般微影及干式或湿式氧化物蚀刻工艺除外，图1I描绘半导体结构100在沉积保形氧化物层122并且移除部分氧化物层之后，沿着图1E的线条A-A’的侧视图。保形氧化物层122的作用在于使电容器的一部分与沟槽(这里未描绘)顶端上通过的导体绝缘，例如：所谓的字元线。
图1J描绘沉积保形氧化物层122的后续处理步骤之后，沿着图1E的线条B-B’的侧视图。保形氧化物层122围绕TTFS 120一部分的侧边及顶端。
图2A描绘根据一替代具体实施例，沉积牺牲层的处理步骤之后的半导体结构200。图2A来自于图1B。如前述，在各附图中，类似元件可用类似数字来指称，在这种例子中，最后的两个有效位数可以一样。举例而言，图2A的衬底202类似于图1A的衬底102。本具体实施例的主要差异在于：牺牲层23填入沟槽并且通过阻剂蚀刻使其凹陷至所欲位准，而非沉积附加多晶硅。经控制的氧等离子可用于阻剂蚀刻。牺牲层232的作用是在后续间隔物216凹陷步骤期间保护间隔物216的侧壁。在具体实施例中，牺牲层232包含光阻及/或有机平坦化层(OPL)。光阻或OPL可进行旋转涂布，并且可填充沟槽使其具有良好的平面性。在具体实施例中，OPL凹陷可用附有端点控制的RIE工艺来完成，用以调整凹陷深度(介于垫氮化物的表面与OPL表面的表面之间的深度)。实际上，诸如RIE等图1图所示间隔物凹陷的异向性蚀刻工艺可能不尽理想，而且在现实状况下，会出现一些非线性蚀刻。较佳的是，间隔物216的侧壁应该尽可能接近垂直，使得往后沉积多晶硅以形成导体区的上部分时，各处直径都能一致。
图2B描绘间隔物凹陷的后续处理步骤之后的半导体结构200。由图2B可知，使间隔物216(保形氧化物层)凹陷至低于牺牲层232顶端、并低于SOI层206顶端位准的位准，使得SOI层206有大部分在凹穴的侧壁上曝露。然而，间隔物216的顶端位准是在绝缘体层204的顶端上方，用以在附加下游处理期间保护该层。氧化物凹陷可为含有HF的湿式工艺、或任何其它对硅有选择性的氧化物蚀刻工艺，例如：COR(化学氧化物移除)工艺。在COR工艺中，六氟硅酸盐(hexafluorossilicate)是在HF及NH3气体混合条件下于氧化物表面形成，并且经蒸发而导致氧化物移除。
图2C描绘形成导体的上部分的后续处理步骤之后的半导体结构200。首先，选择性地移除牺牲层232。在具体实施例中，牺牲层232是使用硫酸溶液或任何移除有机材料的适当溶液来移除。接着，沉积多晶硅并使多晶硅凹陷以形成导体区218的上部分。虚线219表示介于导体区212的下部分与导体区218的上部分之间的界线。由此点开始，工艺如图1F所示进行下去以继续制作。
图3A描绘根据另一替代具体实施例，导体的上部分形成之后的半导体结构300。图3A来自于图1B。在本具体实施例中，导体区318的上部分是在使间隔物316凹陷以曝露SOI层306前，先在导体区312的下部分上沉积。虚线319表示介于导体区312的下部分与导体区318的上部分之间的界线。此序列与图1D所示的具体实施例形成对比，其中导体区的上部分是在使间隔物凹陷以曝露SOI层后沉积。在本具体实施例中，间隔物316由导体区318的上部分保护。这排除了对图2B的具体实施例中所示的光阻/OPL的需求。然而，附加多晶硅沉积步骤是在本具体实施例中用于完成电容器对SOI层的连接。
图3B描绘间隔物凹陷的后续处理步骤之后的半导体结构300。由图3B可知，使间隔物316(保形氧化物层)凹陷至低于导体区318的上部分的顶端313并低于SOI层306的顶端位准的位准，使得SOI层306有大部分在凹穴的侧壁上曝露。然而，间隔物316的顶端位准是在绝缘体层304的顶端上方，用以保护该层免受附加下游处理影响。由于间隔物凹陷的关系，导体区318的上部分与SOI层306之间形成空穴(基本上如参考符号342所示)。这些空穴是用多晶硅附加层来填充以完成电连接，如下一张图中所述。
图3C描绘多晶硅沉积的后续处理步骤之后的半导体结构300。保形多晶硅膜334是在此结构上沉积，填充空穴342(请参阅图3B)。在具体实施例中，膜334是使用化学气相沉积(CVD)工艺来沉积。沉积工艺期间添加掺质以改善SOI 306与导体区318的上部分之间的传导性。AsH3气体可当作用于As掺杂的掺杂气体。
图3D描绘多晶硅凹陷的后续处理步骤之后的半导体结构300。保形多晶硅膜334(请参阅图3C)大部分都遭受移除，但多晶硅膜334有一部分留下并且填充空穴342(请参阅图3B)。保形多晶硅膜留下的部分是表示为凹坑(divot)填充区336。由此点开始，工艺如图1F所示进行下去以完成制作。
图4A描绘根据另一替代具体实施例，间隔物形成之后的半导体结构400。图4A来自于图1A。在本具体实施例中，保形氮化物衬垫436是在形成氧化物间隔物416前先予以沉积，然后抵靠绝缘体层404而置。在具体实施例中，衬垫436包含氮化硅。
图4B描绘导体的上部分形成之后的半导体结构400。导体区418的上部分是在导体区412的下部分上沉积。虚线419表示介于导体区412的下部分与导体区418的上部分之间的界线。
图4C描绘进行间隔物凹陷之后的半导体结构400。在具体实施例中，间隔物凹陷是使用等向性蚀刻工艺来进行。在一些具体实施例中，蚀刻工艺可包括氢氟(HF)蚀刻工艺。由图4C可知，使间隔物416(保形氧化物层)凹陷至低于导体区418的上部分的顶端413并低于SOI层406的顶端位准的位准，使得SOI层406有大部分在凹穴的侧壁上曝露。然而，间隔物416的顶端位准是在绝缘体层404的顶端上方，用以在附加下游处理期间保护该层。
图4D描绘进行衬垫凹陷之后的半导体结构400。在具体实施例中，衬垫436是使用诸如热磷蚀刻工艺的湿蚀刻技术使其凹陷。衬垫436凹陷至约与间隔物416等位准处。由于衬垫凹陷的关系，导体区418的上部分与SOI层406之间形成空穴(基本上如参考符号442所示)。
图4E描绘进行金属沉积之后的半导体结构400。与图3D的具体实施例对比，其中空穴是以多晶硅来填充，在本具体实施例中，金属层446是在此结构上方沉积，填充空穴442(请参阅图4D)。在具体实施例中，金属层446包含钨。在其它具体实施例中，金属层446包含钛。在具体实施例中，金属层446可具有范围自约5纳米至约10纳米的厚度，并且可使用CVD工艺来沉积。在其它具体实施例中，原子层沉积(ALD)工艺可用于沉积金属层446。
图4F描绘硅化物形成之后的半导体结构400。金属硅化物是通过进行退火来形成。在具体实施例中，退火是在范围自约700℃至约800℃的制造方法温度下进行，持续时间的范围是自约30分钟至约60分钟。这造成硅化物在金属层446曝露至硅的区域中形成。在金属层446包含钨的例子中，硅化物区448包含硅化钨。在金属层446包含钛的例子中，硅化物区448包含硅化钛。金属层446与垫氮化物层408接触的部分未起反应，因而不会变为金属硅化物，从而可选择性地予以移除。在具体实施例中，选择性移除未反应的金属是使用附有王水(硝酸氢氯化物)的湿蚀刻来进行。
图4G描绘形成位在SOI层406上的TTFS 420并形成导体区418的上部分的后续处理步骤之后，沿着图1E的线条A-A’的侧视图。由图4G可知，TTFS 420与硅化物区448直接实体接触，进而与SOI层406接触。移除导体区418的上部分的一段，并且也于TTFS形成工艺期间从区域431所示的区域移除SOI层406。
图4H描绘沉积保形氧化物层422并通过微影在非所欲处选择性移除部分氧化物层的后续处理步骤之后，沿着图1E的线条A-A’的侧视图。保形氧化物层422的作用在于使电容器的一部分与其它装置及/或电气接线绝缘。
图4I为图4H的半导体结构的顶视图。由图4I可知，导体区412的下部分具有直径D1，而导体区418的上部分具有直径D2，其中D2<D1。在具体实施例中，第二直径D2比第一直径D1小约10个百分比至约30个百分比。由此附图可知，间隔物416为环形，并且界定导体区418的上部分的直径D2。氮化物衬垫436也为环形，并且围绕环形间隔物416的外表面。这与就图1H所述类似。然而，对照于没有硅化物区的图1H的具体实施例，在图4I的具体实施例中，硅化物区448与SOI层406接触。此硅化物区使电阻降低，导致装置效能获得改善。
图5A描绘根据一替代具体实施例，沉积替代间隔物堆栈的处理步骤之后的半导体结构500。图5A来自于图1A。沉积氧化硅间隔物516。在具体实施例中，原子层沉积(ALD)用于沉积氧化物。在具体实施例中，氧化物厚度范围可自约10纳米至约20纳米。接着，在氧化物间隔物516的内部壁上沉积多晶硅衬垫523。在具体实施例中，多晶硅衬垫523具有范围自约5纳米至约10纳米的厚度。多晶硅衬垫的作用在于保护氧化物间隔物516免受下游工艺影响，例如：湿蚀刻，这类工艺会破坏氧化物。
多晶硅沉积之后，蚀刻工艺用于移除过剩的多晶硅，使得氧化物间隔物上仅留下此部分。在具体实施例中，干蚀刻工艺用于移除过剩的多晶硅。此干蚀刻工艺可包括首先使用BHr及氧等离子蚀刻对氧化硅具有选择性的多晶硅，然后于凹穴517的基座以及在垫层508的顶端进行氧化物的第二蚀刻。在具体实施例中，多晶硅衬垫523可以是经掺杂的多晶硅衬垫，从而可促成沟槽导体。在具体实施例中，用于多晶硅衬垫523的掺质可包括砷掺质。在具体实施例中，用于多晶硅衬垫523的掺质浓度其范围为每立方公分自约9E15至约5E20个原子。此掺杂可使用低压化学气相沉积(LPCVD)工艺来进行。在具体实施例中，此掺杂可将附有AsH3的硅烷(SiH4)在10毫托至200毫托的范围内当作掺杂气体使用，以范围自约500℃至约600℃的温度来进行。
图5B描绘间隔物凹陷的后续处理步骤之后的半导体结构500，对多晶硅衬垫具有选择性。此蚀刻可属于等向性。在具体实施例中，湿蚀刻用于缩减间隔物516的尺寸。在具体实施例中，间隔物凹陷可使用化学氧化物移除(COR)工艺来进行。在一些具体实施例中，利用约500:1(H2O:HF)稀释比的uDHF工艺可用于改良型蚀刻。uDHF对氧化物材料的选择性呈现降低现象，尤其是对氮化物的选择性。多晶硅衬垫523(图5A)的用途在于保护氧化物间隔物516的侧壁，同时曝露SOI侧壁。放大界面接触区519(图5C)，同时保护间隔物516的侧壁，以便改善下多晶512与导体区518的上部分之间的接触。
图5C描绘形成导体的上部分的后续处理步骤之后的半导体结构500。沉积附加多晶硅并使附加多晶硅凹陷以形成导体区518的上部分。虚线519表示介于导体区512的下部分与导体区518的上部分之间的界线(界面接触区)。由此点开始，工艺如图1F所示进行下去以继续制作。
图6为置于衬底202内的两个沟槽电容器(603A与603B)的顶视图。由此图可知，导体区612A的下部分与导体区612B的下部分之间的间距为X2，而导体区618A的上部分与导体区618B的上部分之间的间距为X2，其中X2大于X1。因此，若有本发明的具体实施例，沟槽电容器顶端之间有更大的间距，这降低了短路的机会，从而改善给定电路密度的产品良率。若无本发明的具体实施例，电容器之间的距离为X1，诸如短路的致命缺陷的机会增大。
图7描绘本发明的具体实施例的流程图700。在处理步骤750中，于此结构中形成凹穴。在处理步骤752中，形成下导体区(请参阅图1A的112)。在处理步骤754中，形成氧化物间隔物(请参阅图1B的116)。在处理步骤756中，于凹穴的侧壁上曝露SOI(请参阅图1C的106)。在处理步骤758中，形成上导体区(请参阅图1D的118)。在处理步骤760中，形成沟槽顶端鳍区段(请参阅图1E的120)。
图8描绘利用牺牲层的本发明的替代具体实施例的流程图800。在处理步骤850中，于此结构中形成凹穴。在处理步骤852中，形成下导体区(请参阅图1A的112)。在处理步骤854中，形成氧化物间隔物(请参阅图2A的216)。在处理步骤855中，于间隔物内沉积牺牲层(请参阅图2A的232)。在处理步骤856中，于凹穴的侧壁上曝露SOI层(请参阅图2B的206)。SOI层可通过使间隔物216凹陷来曝露。在处理步骤857中，移除牺牲层。在处理步骤858中，形成上导体区(请参阅图2C的218)。在处理步骤860中，形成沟槽顶端鳍区段(请参阅图1H的120)。
图9描绘利用毯覆式多晶硅层的本发明的替代具体实施例的流程图900。在处理步骤950中，于此结构中形成凹穴。在处理步骤952中，形成下导体区(请参阅图1A的112)。在处理步骤954中，形成氧化物间隔物(请参阅图1B的116)。在处理步骤956中，形成上导体区(请参阅图3A的318)。在处理步骤958中，于凹穴的侧壁上曝露SOI层(请参阅图3B的306)。在处理步骤960中，沉积保形多晶硅膜(请参阅图3C的334)。在处理步骤962中，使保形多晶硅膜凹陷以形成凹坑填充区(请参阅图3D的336)。在处理步骤964中，形成沟槽顶端鳍区段(请参阅图1H的120)。
图10描绘利用硅化物区的本发明的替代具体实施例的流程图1000。在处理步骤1050中，于此结构中形成凹穴。在处理步骤1052中，形成下导体区(请参阅图1A的112)。在处理步骤1054中，形成氮化物衬垫(请参阅图4A的436)。在具体实施例中，氮化物衬垫436包含氮化硅。在处理步骤1056中，形成氧化物间隔物(请参阅图4A的416)。在处理步骤1058中，形成上导体区(请参阅图4B的418)。在处理步骤1060中，使间隔物凹陷(请参阅图4C的416)。在处理步骤1062中，使衬垫凹陷(请参阅图4D的436)。在处理步骤1064，形成硅化物区(请参阅图4F的448)。在处理步骤1066中，形成沟槽顶端鳍区段(请参阅图4H的420)。在本具体实施例中，硅化物区置于沟槽顶端鳍区段与SOI层之间，使接触电阻降低，并因而提供更好的装置效能。
图11描绘本发明的具体实施例的流程图1100。在处理步骤1150中，于此结构中形成凹穴。在处理步骤1152中，形成下导体区(请参阅图1A的112)。在处理步骤1154中，形成氧化物间隔物。在处理步骤1155中，于间隔物的内部侧壁上形成多晶硅衬垫(请参阅图5A的523)。在处理步骤1156中，于凹穴的侧壁上曝露SOI(请参阅图5B的506)。在处理步骤1158中，形成上导体区(请参阅图5C的518)。在处理步骤1160中，形成沟槽顶端鳍区段。
此时可知，本发明的具体实施例提供用于深沟槽电容器形成的改良型结构及方法。在具体实施例中，沟槽导体是塑形成两个同心区段，包括直径较大的下区段及直径较小的上区段。环形间隔物界定上区段的直径。沟槽顶端鳍区段是由上区段形成，并且是电连接至晶体管的鳍。直径缩小的上部分降低对邻接电容器短路的风险，并且有助于提升利用沟槽电容器的装置的电路密度。特别的是，DRAM装置使用大量沟槽电容器，并且因电路密度提升而获得很大的效益，但不会对产品良率及/或装置效能造成负面影响。
虽然已参阅某一或某些较佳具体实施例描绘并说明本发明，本领域的技术人员一经阅读并且了解本说明书及附图，便将能够进行某些均等改变及修改。尤其是关于上述组件(总成、装置、电路等)所进行的各项功能，除非另有所指，用于说明此类组件的词汇(包括对“手段”的参考)用意在于对应于进行所述组件指定功能(即功能均等)的任何组件，即便是结构上与进行本发明在本文所述例示性具体实施例中的功能的所揭示的结构均等也是如此。另外，尽管本发明的特定特征可能仅参阅数项具体实施例其中一项予以揭示，此特征由于可能对任何给定或特定应用属于所欲且有助益，而仍可与其它具体实施例的一或多个特征结合。

Claims (20)

1.一种形成半导体结构的方法，其包含：
在半导体衬底中形成凹穴及绝缘体上半导体区置于该半导体衬底上方；
在该凹穴中形成导体区的下部分，该导体区的该下部分具有在该凹穴内的上表面；
在该凹穴内形成环形间隔物，该环形间隔物与该导体区的该下部分的该上表面接触并且至少部分包覆该凹穴内该绝缘体上半导体区的绝缘体层及至少部分曝露该凹穴内在该绝缘体层上方的该绝缘体上半导体区的半导体层；
形成该导体区的上部分在该导体区的该下部分上，部分形成在该环形间隔物内，部分与该绝缘体上半导体区的该绝缘体层接触，并且部分在该环形间隔物的顶表面上方；以及
在该导体区的该上部分外的至少部分形成鳍部分，该导体区的该鳍部分与该半导体衬底上方的该绝缘体上半导体区的该半导体层接触。
2.如权利要求1所述的方法，其中，形成环形间隔物包含：
沉积保形氧化物层；
使该保形氧化物层凹陷以曝露该导体区的该下部分；
沉积置于该保形氧化物层内的牺牲层；
使该保形氧化物层凹陷至低于该牺牲层的顶端的位准；以及
移除该牺牲层。
3.如权利要求1所述的方法，其更包含：
在该环形间隔物上形成多晶硅衬垫；以及
进行该环形间隔物的凹陷。
4.如权利要求3所述的方法，其更包含以砷掺杂该多晶硅衬垫。
5.如权利要求1所述的方法，其更包含在形成该上部分之后：
使该环形间隔物凹陷；以及
在该环形间隔物上方沉积多晶硅层，其中，该多晶硅层与该绝缘体上半导体区的该半导体层接触，及其中该鳍部分是部分形成在该多晶硅层之外。
6.一种形成半导体结构的方法，其包含：
在半导体衬底中形成凹穴及绝缘体上半导体区置于该半导体衬底上方；
在该凹穴中形成导体区的下部分；
在该凹穴内及在该导体区的该下部分上形成环形氮化物衬垫；
在该环形氮化物衬垫内及在部分的该导体区的该下部分上方形成环形间隔物；
于该环形间隔物内，在该导体区的该下部分上形成该导体区的上部分；
使该环形间隔物凹陷到该导体区的该上部分的顶表面下方的位准，其中凹陷的该环形间隔物至少部分包覆该凹穴内该绝缘体上半导体区的绝缘体层；
使该环形氮化物衬垫凹陷以曝露该凹穴内该绝缘体上半导体区的半导体层；
在该环形间隔物的顶端部分上形成硅化物区，其中，该硅化物区与置于该半导体衬底上方的该绝缘体上半导体区的该半导体层接触；
从该导体区的该上部分的至少部分形成鳍部分，其中，该鳍部分与该硅化物区接触。
7.如权利要求6所述的方法，其中，使该氮化物衬垫凹陷包含进行热磷蚀刻。
8.如权利要求7所述的方法，其中，形成硅化物区包含形成硅化钨区。
9.如权利要求7所述的方法，其中，形成硅化物区包含形成硅化钛区。
10.如权利要求8所述的方法，其中，形成硅化钨区包含：
沉积一层钨；以及
进行退火以形成该硅化钨区。
11.如权利要求10所述的方法，其中，进行退火包含在范围自900℃至1100℃的制造方法温度下进行退火。
12.一种半导体结构，其包含：
半导体衬底；
置于该半导体衬底上的绝缘体上半导体，该绝缘体上半导体包括置于该半导体衬底上的绝缘体层及置于该绝缘体层中的半导体层；
形成于该半导体衬底内的沟槽；
置于该沟槽中的导体区，其中，该导体区包含具有第一直径的下部分及具有第二直径的上部分，其中，该第二直径小于该第一直径，并且鳍部分至少部分从该导体区的该上部分形成；以及
置于部分的该导体区的该上部分周围的环形间隔物区，其中该导体区的该上部分的一部分在该环形间隔物的顶表面上方延伸。
13.如权利要求12所述的半导体结构，其中，该导体区是由多晶硅组成。
14.如权利要求12所述的半导体结构，其中，该第二直径比该第一直径小10％至30％。
15.如权利要求12所述的半导体结构，其中，该导体区的该上部分具有范围自50纳米至100纳米的高度。
16.如权利要求12所述的半导体结构，其中，该鳍部分与该绝缘体上半导体的该半导体层接触。
17.如权利要求12所述的半导体结构，其中，该环形间隔物区更包含抵靠该绝缘体层而置的氮化物衬垫。
18.如权利要求17所述的半导体结构，其更包含置于该鳍部分与该绝缘体上半导体的该半导体层之间的硅化物区。
19.如权利要求18所述的半导体结构，其中，该硅化物区包含钨。
20.如权利要求18所述的半导体结构，其中，该硅化物区包含钛。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508725B2 (en) * 2015-03-25 2016-11-29 International Business Machines Corporation Trench to trench fin short mitigation
US9607993B1 (en) * 2016-01-27 2017-03-28 Globalfoundries Inc. Capacitor-transistor strap connections for a memory cell
KR102576706B1 (ko) * 2016-04-15 2023-09-08 삼성전자주식회사 반도체 소자의 제조 방법
US10170419B2 (en) 2016-06-22 2019-01-01 International Business Machines Corporation Biconvex low resistance metal wire

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101558499A (zh) * 2005-06-24 2009-10-14 飞兆半导体公司 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3480745B2 (ja) 1993-09-16 2003-12-22 株式会社東芝 半導体装置の製造方法
US6452224B1 (en) 2001-07-23 2002-09-17 International Business Machines Corporation Method for manufacture of improved deep trench eDRAM capacitor and structure produced thereby
US6951822B2 (en) 2001-09-28 2005-10-04 Infineon Technologies North America Corp. Method for forming inside nitride spacer for deep trench device DRAM cell
TWI225678B (en) 2003-04-15 2004-12-21 Nanya Technology Corp Semiconductor device having trench top isolation layers and method for forming the same
US7122437B2 (en) * 2003-12-19 2006-10-17 Infineon Technologies Ag Deep trench capacitor with buried plate electrode and isolation collar
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
TWI340432B (en) 2007-04-03 2011-04-11 Nanya Technology Corp Process flow of dynamic random access memory
US7713814B2 (en) 2008-01-04 2010-05-11 International Business Machines Corporation Hybrid orientation substrate compatible deep trench capacitor embedded DRAM
US7741188B2 (en) * 2008-03-24 2010-06-22 International Business Machines Corporation Deep trench (DT) metal-insulator-metal (MIM) capacitor
US7791124B2 (en) * 2008-05-21 2010-09-07 International Business Machines Corporation SOI deep trench capacitor employing a non-conformal inner spacer
US8343864B2 (en) * 2011-03-28 2013-01-01 International Business Machines Corporation DRAM with schottky barrier FET and MIM trench capacitor
US9252204B2 (en) * 2011-09-15 2016-02-02 GlobalFoundries, Inc. Metal insulator metal (MIM) capacitor structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101558499A (zh) * 2005-06-24 2009-10-14 飞兆半导体公司 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法

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