CN105742271B - 具有上覆栅极结构的基板电阻器 - Google Patents
具有上覆栅极结构的基板电阻器 Download PDFInfo
- Publication number
- CN105742271B CN105742271B CN201510998958.9A CN201510998958A CN105742271B CN 105742271 B CN105742271 B CN 105742271B CN 201510998958 A CN201510998958 A CN 201510998958A CN 105742271 B CN105742271 B CN 105742271B
- Authority
- CN
- China
- Prior art keywords
- fin
- resistor body
- resistor
- gate structure
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 61
- 239000002019 doping agent Substances 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims 4
- 230000000717 retained effect Effects 0.000 claims 1
- 238000012545 processing Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011513 prestressed concrete Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种具有上覆栅极结构的基板电阻器。一种电阻器装置，包括：电阻器本体，设置于基板中且以第一类型掺杂物掺杂；绝缘层，设置于该电阻器本体之上；以及至少一个栅极结构，设置于该绝缘层之上及该电阻器本体之上。一种方法，包括：施加偏压电压于至少一第一栅极结构，该第一栅极结构设置在绝缘层之上，其中，该绝缘层设置于电阻器本体之上，而该电阻器本体设置于基板中，且该第一栅极结构以第一类型掺杂物掺杂以影响该电阻器本体的电阻。
Description
技术领域
本发明一般涉及半导体装置的制造，且特别是涉及具有上覆栅极结构的基板电阻器。
背景技术
先进集成电路(例如CPU、储存装置、ASIC(特殊应用集成电路)等等)的制造需要依据特定电路布局而在给定芯片面积中形成大量电路元件。场效晶体管(NMOS及PMOS晶体管)代表实质决定此种集成电路的效能的一种重要类型的电路元件。在使用MOS技术制造复杂的集成电路的期间，数百万的晶体管(例如NMOS晶体管及/或PMOS晶体管)形成在包含结晶半导体层的基板上。场效晶体管(无论是NMOS或PMOS装置)一般包含源极区域、漏极区域、位于该源极区域与漏极区域之间的通道区域、以及位于该通道区域上方的栅极结构的平面装置。该栅极结构一般由非常薄的栅极绝缘层及一或多个作用为导电栅极电极的导电层所构成。在场效晶体管中，该通道区域的导电性，即导电通道的驱动电流能力，通过施加适当电压给栅极电极而受到控制。
在现代集成电路中，非常大量的单独电路元件(如以CMOS、NMOS、PMOS元件及其类似的形式所形成的场效晶体管)形成在单一芯片面积上。除了大量晶体管元件之外，多个被动电路元件(如电容器、电阻器及其类似者)一般形成在用于多个目的(例如解耦合)的集成电路中。
为了改进制程整合，使用相似结构来形成不同类型的装置是有用的。举例而言，若用于形成晶体管的结构亦能用以制造电阻器，则可增加制程效率。多晶硅线可用于制造晶体管的栅极电极。电阻器亦可使用多晶硅线制造。多晶硅电阻器的电阻本质上是通过其长度及截面面积来决定。难以设置具有以并联电阻器的阵列方式改变电阻的电阻器。另外，由于欧姆加热(ohmic heating)，所以由多晶硅电阻器所携载的电流量受到限制。若通过电阻器的电流足够高，则可能发生损坏，导致电阻值改变或断路(类似保险丝)。
本发明涉及可避免或至少减少一或多个以上所指出的问题的影响的各种方法及其装置。
发明内容
为了提供本发明的某些态样的基本理解，下文提出本发明的简化概要。本概要非本发明的详尽概观。它并非意图识别本发明的关键或决定元件，或者划定本发明的范畴。它的专有目标以简化形式提出某些概念作为后续讨论的实施方式的前言。
一般而言，本发明涉及形成半导体电阻器装置及所导致的装置的各种方法。一说明性电阻器装置，包含但不限于：电阻器本体，设置于基板中且以第一类型掺杂物掺杂；绝缘层，设置于该电阻器本体之上；以及至少一个栅极结构，设置于该绝缘层之上及该电阻器本体之上。
一说明性方法，包含但不限于：施加偏压电压于至少一第一栅极结构，该第一栅极结构设置在绝缘层之上，其中，该绝缘层设置于电阻器本体之上，而该电阻器本体设置于基板中，且该第一栅极结构以第一类型掺杂物掺杂以影响该电阻器本体的电阻。
另一说明性方法，包括但不限于：植入第一类型掺杂物于基板中以定义电阻器本体。形成耦接至该电阻器本体的第一端部的第一鳍部分。形成耦接至该电阻器本体的第二端部的第二鳍部分。形成该电阻器本体之上的绝缘层。形成该绝缘层之上及该电阻器本体之上的至少一个栅极结构。
附图说明
通过参照下列描述并配合所附图可了解本发明，其中，相同元件符号标示类似组件，且其中：
图1A至图1E描绘形成具有至少一个上覆栅极结构的鳍式电阻器的方法；
图2A至图2G描绘形成具有至少一个上覆栅极结构的电阻器装置的方法；以及
图3A至图3F描绘形成具有至少一个上覆栅极结构的电阻器装置的另一实施例的方法。
尽管本文的专利标的允许各种修饰及替代形式，其特定实施例已通过以附图的范例方式而显示且于本文详细描述。应理解的是，然而，特定实施例于本文的描述并非意图将本发明限制成所披露的特殊形式，相反地，意图涵括所有落入通过所附权利要求书所定义的本发明的精神及范畴内的修饰、等效及替代者。
符号说明：
100、200、300 电阻器装置
105、205、305 鳍
110、210、310 基板
115 隔离结构
120 顶部鳍部分
125、235、335 PN接面
130、240、240A、240B、340 栅极结构
135 接点
140 绝缘材料
145、230、330 电阻器本体
150 栅极接点
215 端部
220、320 绝缘层
225、325 光阻遮罩
245 额外栅极结构
250 栅极介电层
345 磊晶区域
2C 线。
具体实施方式
本发明的各种说明性实施例于下文描述。为求清楚，在本说明书中并未描述实际实作的所有特征。当然，应理解的是在任何这些实际实施例的发展中，须要作出大量实作-特定的决定以达到发明人的特定目标，例如符合系统相关及商业相关的约束，这都随实作的变化而定。此外，应理解的是这些发展努力可能是复杂且耗时的，但对于受惠于本发明的揭露内容的本领域技术人员而言将会是如例行工作一般。
现将参照所附图描述本发明。各种结构、系统及装置例示性地描绘于附图中仅供说明，由此不以本领域技术人员所熟知的细节混淆本发明。尽管如此，含括的所附图描述且解释本发明的说明性范例。本文使用的单字及片语应理解及翻译为对于本领域技术人员而言具有对那些单字及片语为一致理解的意义。在此所一致使用的术语或片语无意暗示该术语或片语具有特殊定义，即不同于本领域技术人员而言所理解为普通和惯用的意义。当术语或片语想要具有特殊意义时，即意义异于本领域技术人员所理解者，这样的特殊定义将会明确地以对该术语或片语而言为直接且清楚明白地提供特殊定义的定义方式在说明书中阐述。
本发明一般涉及形成具有上覆于电阻器本体的栅极结构的电阻器结构的各种方法，用以调变电阻器的电阻且对该电阻器本体提供局部散热。本领域技术人员在完全阅读本发明说明书后将会理解到，本发明的方法可应用于包含但不限于逻辑装置、记忆体装置等的各种装置。本文揭露的方法及装置的各种说明实施例现在将参照所附附图而更详细描述。
图1A至图1E说明本文披露的用于形成电阻器装置100的各种新颖方法。图1A显示基板110中所定义的多个鳍105。鳍105的数目及鳍105之间的间隙可随所形成的装置(多个)的特别特性而变化。基板110可具有各种配置，例如所描绘的块体硅配置。基板110亦可具有包含块体硅层、埋入绝缘层及主动层的绝缘体上覆硅(SOI)的配置，其中，半导体装置形成在该主动层之中或之上。基板110可由硅、硅锗形成或其可能由有别于硅的其它材料(例如锗)所制成。因此，术语“基板”或“半导体基板”应理解为含括所有半导体材料及这些材料的所有形式。基板110可具有不同层。举例而言，鳍105可以形成于基板110的基础层之上所形成的处理层中而形成。
一般而言，用于形成电阻器装置100的制程流程可与用于形成鳍式FET晶体管装置(未图示)的制程流程整合。可采用类似的鳍(未图示)，其中，可形成用于鳍式FET装置的源极/漏极及通道区域。
图1B说明已进行在鳍105之间定义隔离结构115的各种制程后的电阻器装置100。举例而言，可形成绝缘材料(例如二氧化硅)的层在基板110之上以覆盖鳍105。绝缘材料可被凹入以暴露鳍105的所欲高度，留下在鳍105之间的绝缘材料的部分以定义隔离结构115。
图1C说明已进行植入制程来对鳍105的顶部鳍部分120反向掺杂后的电阻器装置100。举例而言，基板110可已由P型掺杂物掺杂。植入制程将N型掺杂物导入顶部鳍部分120，从而在鳍105中产生PN接面125。PN接面125作用成将顶部鳍部分120与基板110电性隔离。当然，反之亦可，基板110可用N型掺杂物掺杂，然后顶部鳍部分120以P型掺杂物掺杂。
图1D说明已进行各种制程以在鳍105之上形成一或多个栅极结构130后的电阻器装置100。在一说明性实施例中，可使用已知的替换栅极技术(从用于在平面及鳍式FET装置上形成栅极结构的制程流程)形成栅极结构130。在替换栅极技术中，占位栅极结构(例如，具有下方二氧化硅栅极绝缘层的多晶硅栅极电极)先形成，随后以金属栅极结构(具有下方高k栅极绝缘层的金属栅极电极)替换。然而，本发明的应用不限于替换栅极或“后栅极(gate-last)”技术，相反地，亦可使用“先栅极(gate-first)”技术，其中，包含栅极绝缘层及导电栅极电极(掺杂的多晶硅、硅化物、金属等)的功能栅极电极一开始形成。因此，栅极结构130可为占位或伪栅极结构，又或者为功能栅极结构。
图1E说明已进行数道制程在鳍105的端部上定义接点135以定义用于电阻器装置100的端子后的图1D的电阻器装置100的顶视图。绝缘材料140(例如，二氧化硅或所谓的低k介电材料)的额外层形成在鳍105及栅极结构130之上，且经图案化以定义供导电材料沉积的凹部，并经平坦化以定义接点135。鳍105定义电阻器本体145。
可在电阻器装置100的制造期间进行额外处理步骤(未图示)，例如在顶部鳍部分120及/或接点135上的硅化制程。亦可形成随后的金属化层、互连线及导孔。
电阻器装置100的各种结构特性，例如鳍105的数目、栅极结构130的数目、栅极结构130之间的间隔等，会影响其电阻。在一实施例中，栅极结构130之间可能没有均匀间隔，从而导致不对称排列。电阻器装置100的电阻可通过施加偏压电压至一或多个栅极结构130而以动态方式改变(例如，在包含电阻器装置100的集成电路装置的运作期间)。一般而言，施加正电压至栅极结构130会减少电阻器装置100的电阻。为了能够施加偏压电压，亦可定义一或多个栅极接点150。除了影响电阻器装置100的电阻之外，栅极结构130亦作用为散热件以降低在电阻器装置100的运作期间局部加热的影响。
在某些实施例中，电阻器装置100的电阻可以是可编程的。举例而言，编程电压可施加到一或多个栅极结构130以导致该些栅极结构130部分或完全击穿(rupture)。接着，当施加偏压电压时，该偏压对电阻器装置100的电阻的影响会依一或多个栅极结构130是否已被“编程”或击穿而有所不同。通过使用不同的偏压电压(例如，偏压“开启”或偏压“关闭”)及/或选择性编程，可制作具有相同基础结构的两种不同电阻器装置100，以具有不同电阻值。在某些实施例中，通过施加足够高的编程电压至电阻器本体以引起一或多个鳍105击穿，从而改变其电阻值或造成断路，使得电阻器装置100可如保险丝一般操作。
图2A至图2G说明用于形成电阻器装置200的替代实施例的本文披露的各种新颖方法。图2A显示在基板210中所定义的多个鳍205的顶视图。如上文所描述，基板210可具有各种配置及材料。鳍205及基板210以不同截面剖面线说明以允许它们在图2A中彼此区别。它们可以相同材料制成。
图2B说明已进行数道制程移除鳍205的中间部分且留存端部215后的电阻器装置200。可设置图案化的光阻遮罩以覆盖端部215且暴露该中间部分，随后可进行非等向性蚀刻以移除该中间部分。由于鳍205的该中间部分在三侧上暴露于蚀刻环境，等向性蚀刻可移除鳍205的该中间部分比在基板210的暴露平面表面上移除材料快速许多。基板210的平面表面可能会有某些凹部。
图2C显示已进行数道制程在基板210之上形成绝缘层220(例如，二氧化硅)后的沿图2B中所示的线2C的电阻器装置200的剖视图。可沉积且平面化绝缘材料220的层至鳍端部215的高度，且可使用蚀刻制程以使绝缘层220凹入至比鳍端部215的高度还低的高度。在某些实施例中，可省略凹部蚀刻，且绝缘层220的高度可大约与鳍端部215的高度相同。
图2D说明在存在有经图案化的光阻遮罩225下已进行植入制程以掺杂鳍端部215并在基板210中定义经掺杂的电阻器本体230后的装置200。举例而言，基板210可已经以P型掺杂物掺杂。该植入制程导入N型掺杂物至鳍端部215中及至基板210中，从而在基板210中产生PN接面235。PN接面235用以将电阻器本体230与基板210电性隔离。
图2E说明移除光阻遮罩225且已进行多道制程以定义一或多个栅极结构240于绝缘层220上及电阻器本体230的上方后的装置200。如上所述，可使用替代栅极技术，因此栅极结构240可为占位栅极结构或金属栅极结构。一或多个额外栅极结构245可在非设置于电阻器本体230之上的区域中形成以提供间隙一致的线性特征。
可在电阻器装置200的制造期间进行额外处理步骤(未图示)，例如于鳍端部215上的硅化制程，形成与鳍端部215及栅极结构240相接的接点。接着亦可形成金属化层、互连线及导孔。
电阻器装置200的各种结构特性影响其电阻，例如栅极结构240的数目、各栅极结构240之间的间隔等。如图2F所示，栅极结构240A,240B可相对于鳍端部215而不均匀地间隔开，导致不对称的排列。
图2G说明电阻器装置200的替代实施例，该电阻器装置200的开口通过图案化蚀刻遮罩(未图示)进行蚀刻制程而形成在绝缘层220中。之后，栅极介电层250于形成栅极结构240前形成。在另一实施例中，通过部分凹入绝缘层220，留下位于电阻器本体230与栅极结构240之间的部分而形成栅极介电层250。使用栅极结构240下方的较薄的栅极介电层250来增加栅极结构240对于电阻器装置200的电阻的影响。
电阻器装置200的电阻可通过对栅极结构240施加偏压电压或如上所述通过选择性编程一或多个栅极结构240而以动态方式改变(例如，在包含电阻器装置200的集成电路装置的运作期间)。除影响电阻器装置200的电阻之外，栅极结构240亦作用为散热器以在电阻器装置200的运作期间降低局部加热的影响。
图3A至图3F说明用于形成电阻器装置300的替代实施例的本文所披露的各种新颖方法。图3A显示基板310中所定义的多个鳍305的剖视图。如上文所述，基板310可具有各种配置及材料。
图3B说明在已进行数道制程移除所选的鳍305后的电阻器装置300。可设置经图案化的光阻遮罩以覆盖鳍305的第一部分且暴露鳍305的第二部分，之后可执行非等向性蚀刻制程以移除所暴露的鳍305。如上文所述，可使用等向性蚀刻制程。
图3C说明在已进行数道制程形成基板310之上的绝缘层320(例如二氧化硅)后的电阻器装置300。可沉积绝缘材料的层且平坦化至鳍305的高度。在某些实施例中，可设置蚀刻的凹部。
图3D说明在有经图案化的光阻遮罩325的情况下已进行植入制程以掺杂鳍305且在基板310中定义电阻器本体330后的装置300。举例而言，基板310可已以P型掺杂物掺杂。植入制程导入N型掺杂物至鳍305及基板310中，从而在基板310中产生PN接面335。PN接面335用以将电阻器本体330与基板310电性隔离。
图3E说明在移除光阻遮罩325且已进行多道制程以定义一或多个栅极结构340于绝缘层320上及于电阻器本体330之上后的装置200。如上文所述，可使用替换栅极技术，故栅极结构340可为占位栅极结构或金属栅极结构。可在非设置于电阻器本体330之上的区域中形成一或多个额外栅极结构(未图示)，以提供间隙一致的线性特征。
图3F说明在己进行磊晶生长制程于鳍305的端部上形成磊晶区域345(例如，N掺杂)后的装置300。在某些实施例中，可生长磊晶区域345直到它们融入鳍上方。磊晶区域345提供后可形成接点的接点场所。
可于制造电阻器装置300期间进行额外处理步骤(未图示)，例如磊晶区域345上的硅化制程，形成与鳍305及栅极结构340介接的接点。可凹入绝缘层320且于栅极结构340下形成栅极介电层(未图示)，如参照以上图2G所显示。接着亦可形成金属化层及互连线、以及导孔。
电阻器装置300的各种结构特性影响其电阻，例如栅极结构340的数目、栅极结构340之间的间隔等。栅极结构340可不均匀地间隔而导致不对称的排列。可通过施加偏压电压给栅极结构340或通过如上描述的一或多个栅极结构340的选择性编程而以动态方式改变(例如，于包含电阻器装置300的集成电路装置的运作期间)电阻器装置300的电阻。除了影响电阻器装置300的电阻以外，栅极结构340亦作用为散热器以降低于电阻器装置300的运作期间的局部加热的影响。
上文披露的特定实施例仅说明性，因为对于受惠于本文技术的本领域技术人员而言，显然能以不同但等效的方式修改及实施本发明。举例而言，可以不同顺序进行如上文阐述的制程步骤。更进一步而言，除了权利要求书所描述者之外，无意对在此所显示的构造或设计的细节作出限制。因此，上文披露的特定实施例明显可改变或修改，而所有这些变化视为落入本发明的范畴或精神。应注意到，在本说明书及所附权利要求书中用以描述各种制程或结构的术语的使用，例如“第一”、“第二”、“第三”或“第四”，仅使用作为对于这些步骤/结构的速记参照且不必然暗示这些步骤/结构以此次序序列而进行/形成。当然，依据确切的权利要求书语言，这些制程的次序序列可有可无。因此，本发明所寻求的保护如权利要求书所提出者。
Claims (17)
1.一种电阻器，包括：
电阻器本体，设置于基板中且以第一类型掺杂物掺杂；
第一鳍部分，位在该电阻器本体的第一端部之上；
第二鳍部分，位在该电阻器本体的第二端部之上；
绝缘层，设置于该电阻器本体之上；以及
至少一个栅极结构，设置于该绝缘层之上及该电阻器本体之上，其中，该第一鳍部分包括鳍的第一部分，且该第二鳍部分包括耦接至该电阻器本体的第二端部的该鳍的第二部分，其中，该至少一个栅极结构垂直于穿过该鳍的该第一部分及该第二部分的轴而设置。
2.根据权利要求1所述的电阻器，进一步包括多个栅极结构，设置于该绝缘层及该电阻器本体之上，且该多个栅极结构包含该至少一个栅极结构。
3.根据权利要求2所述的电阻器，其中，该多个栅极结构不对称间隔。
4.根据权利要求1所述的电阻器，进一步包括：
第一接点，耦接至该至少一个栅极结构的第一端部；以及
第二接点，耦接至该至少一个栅极结构的第二端部。
5.根据权利要求1所述的电阻器，其中，该基板以不同于该第一类型掺杂物的第二类型掺杂物掺杂，且PN接面定义于该电阻器本体与该基板之间。
6.根据权利要求1所述的电阻器，其中，该第一鳍部分包括第一鳍，该第二鳍部分包括平行于该第一鳍而设置的第二鳍，其中，该至少一个栅极结构平行于该第一鳍及该第二鳍而设置。
7.根据权利要求1所述的电阻器，其中，该绝缘层包含具有第一厚度的第一部分及具有小于该第一厚度的第二厚度的第二部分，且该至少一个栅极结构设置在该第二部分之上。
8.一种制造半导体装置的方法，该方法包括：
施加偏压电压于至少一第一栅极结构，该第一栅极结构设置在绝缘层之上，其中，该绝缘层设置于电阻器本体之上，而该电阻器本体设置于基板中，且该第一栅极结构以第一类型掺杂物掺杂以影响该电阻器本体的电阻，其中，第一鳍部分位在该电阻器本体的第一端部之上，且第二鳍部分位在该电阻器本体的第二端部之上，其中，施加编程电压于第二栅极结构，该第二栅极结构设置在设置于该电阻器本体之上的该绝缘层之上，且该编程电压足以击穿该第二栅极结构。
9.根据权利要求8所述的方法，其中，该基板以不同于该第一类型掺杂物的第二类型掺杂物掺杂，且PN接面定义于该电阻器本体与该基板之间。
10.一种制造半导体装置的方法，该方法包括：
植入第一类型掺杂物于基板中以定义电阻器本体；
形成耦接至该电阻器本体的第一端部的第一鳍部分；
形成耦接至该电阻器本体的第二端部的第二鳍部分；
形成该电阻器本体之上的绝缘层；以及
形成该绝缘层之上及该电阻器本体之上的至少一个栅极结构，其中，形成该第一鳍部分及该第二鳍部分包含：
形成多个鳍；
选择性移除该多个鳍的子集，留存第一鳍以定义该第一鳍部分并留存第二鳍以定义该第二鳍部分；以及
植入该第一类型的掺杂物离子进入该基板中以定义该电阻器本体且同时植入该掺杂物离子进入该第一鳍及该第二鳍中。
11.根据权利要求10所述的方法，进一步包括在选择性移除该多个鳍的该子集后形成该绝缘层。
12.一种制造半导体装置的方法，该方法包括：
植入第一类型掺杂物于基板中以定义电阻器本体；
形成耦接至该电阻器本体的第一端部的第一鳍部分；
形成耦接至该电阻器本体的第二端部的第二鳍部分；
形成该电阻器本体之上的绝缘层；以及
形成该绝缘层之上及该电阻器本体之上的至少一个栅极结构，其中，形成该第一鳍部分及该第二鳍部分包括：
形成至少一个鳍；
选择性移除该至少一个鳍的中间部分，留存该至少一个鳍的第一端部以定义该第一鳍部分并留存该至少一个鳍的第二端部以定义该第二鳍部分；以及
植入该第一类型的掺杂物离子进入该基板中以定义该电阻器本体且同时植入该掺杂物离子进入该第一鳍部分及该第二鳍部分中。
13.根据权利要求12所述的方法，进一步包括在选择性移除该至少一个鳍的该中间部分后形成该绝缘层。
14.根据权利要求10或12所述的方法，进一步包括施加偏压电压于该至少一个栅极结构以影响该电阻器本体的电阻。
15.根据权利要求10或12所述的方法，进一步包括施加编程电压于第二栅极结构，而该第二栅极结构设置在设置于该电阻器本体之上的该绝缘层之上，且该编程电压足以击穿该第二栅极结构。
16.根据权利要求10或12所述的方法，进一步包括：
于该绝缘层之上及该电阻器本体之上形成多个栅极结构，且该多个栅极结构包含该至少一个栅极结构。
17.根据权利要求16所述的方法，进一步包括形成在该绝缘层之上但不在该电阻器本体之上且邻近该多个栅极结构的其中一者的至少一个伪栅极结构。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/584,068 US9614023B2 (en) | 2014-12-29 | 2014-12-29 | Substrate resistor with overlying gate structure |
| US14/584,068 | 2014-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105742271A CN105742271A (zh) | 2016-07-06 |
| CN105742271B true CN105742271B (zh) | 2018-08-10 |
Family
ID=56165165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510998958.9A Expired - Fee Related CN105742271B (zh) | 2014-12-29 | 2015-12-28 | 具有上覆栅极结构的基板电阻器 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9614023B2 (zh) |
| CN (1) | CN105742271B (zh) |
| TW (1) | TWI620319B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108091639B (zh) * | 2016-11-23 | 2020-05-08 | 中芯国际集成电路制造(北京)有限公司 | 半导体电阻及其制造方法 |
| US9917082B1 (en) * | 2017-01-17 | 2018-03-13 | International Business Machines Corporation | Approach to fabrication of an on-chip resistor with a field effect transistor |
| US10256152B2 (en) * | 2017-07-24 | 2019-04-09 | Globalfoundries Inc. | Methods of making FinFET device comprising a piezoelectric liner for generating a surface charge |
| US10096587B1 (en) * | 2017-10-26 | 2018-10-09 | Global Foundries Inc. | Fin-based diode structures with a realigned feature layout |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100468733C (zh) * | 2004-09-30 | 2009-03-11 | 株式会社东芝 | 半导体器件及其制造方法 |
| CN103872102A (zh) * | 2012-12-14 | 2014-06-18 | 台湾积体电路制造股份有限公司 | 具有嵌入式MOS变容二极管的FinFET及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4044276B2 (ja) | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| DE102005039365B4 (de) * | 2005-08-19 | 2022-02-10 | Infineon Technologies Ag | Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis |
| US7700993B2 (en) | 2007-11-05 | 2010-04-20 | International Business Machines Corporation | CMOS EPROM and EEPROM devices and programmable CMOS inverters |
| US9385050B2 (en) | 2011-01-06 | 2016-07-05 | Globalfoundries Inc. | Structure and method to fabricate resistor on finFET processes |
| US8836032B2 (en) | 2011-10-20 | 2014-09-16 | Broadcom Corporation | Fin-based adjustable resistor |
| US8816436B2 (en) * | 2012-05-16 | 2014-08-26 | International Business Machines Corporation | Method and structure for forming fin resistors |
| US8962421B2 (en) * | 2012-11-15 | 2015-02-24 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits including semiconductive resistor structures in a FinFET architecture |
| US8946039B2 (en) | 2013-02-15 | 2015-02-03 | Globalfoundries Inc. | Polysilicon resistor formation |
| US9368625B2 (en) | 2013-05-01 | 2016-06-14 | Zeno Semiconductor, Inc. | NAND string utilizing floating body memory cell |
| US9000483B2 (en) * | 2013-05-16 | 2015-04-07 | United Microelectronics Corp. | Semiconductor device with fin structure and fabrication method thereof |
| US9209172B2 (en) * | 2014-05-08 | 2015-12-08 | International Business Machines Corporation | FinFET and fin-passive devices |
-
2014
- 2014-12-29 US US14/584,068 patent/US9614023B2/en active Active
-
2015
- 2015-09-23 TW TW104131393A patent/TWI620319B/zh active
- 2015-12-28 CN CN201510998958.9A patent/CN105742271B/zh not_active Expired - Fee Related
-
2017
- 2017-02-20 US US15/437,057 patent/US10290698B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100468733C (zh) * | 2004-09-30 | 2009-03-11 | 株式会社东芝 | 半导体器件及其制造方法 |
| CN103872102A (zh) * | 2012-12-14 | 2014-06-18 | 台湾积体电路制造股份有限公司 | 具有嵌入式MOS变容二极管的FinFET及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI620319B (zh) | 2018-04-01 |
| US10290698B2 (en) | 2019-05-14 |
| US9614023B2 (en) | 2017-04-04 |
| US20170162647A1 (en) | 2017-06-08 |
| TW201624705A (zh) | 2016-07-01 |
| CN105742271A (zh) | 2016-07-06 |
| US20160190229A1 (en) | 2016-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8003466B2 (en) | Method of forming multiple fins for a semiconductor device | |
| CN105280500B (zh) | 在半导体装置上形成替代栅极结构的方法 | |
| CN105742271B (zh) | 具有上覆栅极结构的基板电阻器 | |
| CN107845578A (zh) | 形成垂直晶体管装置的方法 | |
| US20150357439A1 (en) | Method for making semiconductor device with isolation pillars between adjacent semiconductor fins | |
| CN203071075U (zh) | 用于一次可编程存储器的具有电熔丝结构的半导体装置 | |
| CN104183643A (zh) | 具有抗熔丝配置的晶体管设备及其形成方法 | |
| CN103137459A (zh) | 利用多侧壁图像转移技术在结构中图案化特征的方法 | |
| US20150364419A1 (en) | Formation of metal resistor and e-fuse | |
| US10439031B2 (en) | Integration of vertical-transport transistors and electrical fuses | |
| CN105742275A (zh) | 具有上覆栅极结构的鳍式电阻器 | |
| TWI594376B (zh) | 連同５伏邏輯裝置形成分離閘型記憶體單元之方法 | |
| TWI546937B (zh) | 互補式金屬氧化物半導體應用中移除閘極蓋罩層之方法 | |
| CN104377169B (zh) | 栅极先制的高介电常数金属栅极方法所形成的全硅化栅极 | |
| CN105280709B (zh) | 形成具有栅极环绕沟道配置的纳米线装置的方法以及纳米线装置 | |
| US20190148367A1 (en) | 3d circuit with n and p junctionless transistors | |
| US9812444B2 (en) | Fin-type resistor | |
| CN103681465B (zh) | 半导体器件的形成方法 | |
| CN106169465B (zh) | 绝缘体上半导体构造中的电熔丝 | |
| CN103943622A (zh) | 半导体装置结构及形成cmos集成电路结构的方法 | |
| TWI833374B (zh) | 具有編程特徵的半導體元件 | |
| CN107134452A (zh) | 具有放大通道区的finfet装置 | |
| US20230402114A1 (en) | Semiconductor device with programmable feature | |
| CN108091639A (zh) | 半导体电阻及其制造方法 | |
| CN104425232A (zh) | 半导体设备的硅化 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180810 Termination date: 20191228 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |