CN105702291A - 微处理器及其存储装置 - Google Patents
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Abstract
一种微处理器及其存储装置。所述存储装置包括：第一存储阵列，第二存储阵列，第一字线选通电路，第二字线选通电路，及位线选通电路，其中，所述第二存储阵列的位线数量为所述第一存储阵列的位线数量的整数倍，且所述第一存储阵列与所述第二存储阵列共用位线；所述位线选通电路，分别与所述第一存储阵列及第二存储阵列的位线连接，适于根据所述目标操作地址信号，选中所述第一存储阵列的全部存储单元，或者选中所述第二存储阵列中的一列存储单元，以对所选中的存储单元进行相应的操作。应用所述存储装置可以减小微处理器的芯片面积。
Description
技术领域
本发明涉及存储器技术领域，具体涉及一种微处理器及其存储装置。
背景技术
目前，在大多的微处理器中，通常同时设置有两个独立的存储器。其中一个存储器用于存储程序指令，另一个存储器用于存储数据。然而，上述微处理器的芯片面积较大，为集成电路的设计带来了不便。
发明内容
本发明解决的技术问题是如何减小微处理器的芯片面积。
为解决上述技术问题，本发明实施例提供一种微处理器中的存储装置，所述装置可以包括：第一存储阵列，第二存储阵列，第一字线选通电路，第二字线选通电路，及位线选通电路，其中：
所述第一存储阵列，包括多个呈阵列排布的第一存储单元，其中，位于同一行的各所述第一存储单元的中间电极连接于同一字线，位于同一列的各所述第一存储单元的位线电极连接于同一位线；
所述第二存储阵列，包括多个呈阵列排布的第二存储单元，其中，位于同一行的各所述第二存储单元的中间电极连接于同一字线，位于同一列的各所述第二存储单元的位线电极连接于同一位线；
所述第二存储阵列的位线数量大于所述第一存储阵列的位线数量，且所述第一存储阵列与所述第二存储阵列共用位线；
所述第一字线选通电路，与所述第一存储阵列的各字线连接，适于根据目标操作地址信号，选中所述第一存储阵列中的一行存储单元，以对所选中行的存储单元进行相应的操作；
所述第二字线选通电路，与所述第二存储阵列的各字线连接，适于根据所述目标操作地址信号，选中所述第二存储阵列中的一行存储单元，以对所选中行的存储单元进行相应的操作；
所述位线选通电路，分别与所述第一存储阵列及第二存储阵列的位线连接，适于根据所述目标操作地址信号，选中所述第一存储阵列的全部存储单元，或者选中所述第二存储阵列中的一列存储单元，以对所选中的存储单元进行相应的操作。
可选地，所述第一存储阵列与第二存储阵列共用的位线中，任意相邻两共用的位线之间所间隔的位线数量相同。
可选地，所述第一存储阵列与第二存储阵列共用的位线中，相邻两共用的位线之间所间隔的位线数量部分相同或完全不同。
可选地，所述位线选通电路包括与各所述位线一一对应的选通管，所述位线选通电路适于根据所述目标操作地址信号，控制对应的选通管的断开或闭合，以选中所述第一存储阵列的全部存储单元，或者选中所述第二存储阵列中的一列存储单元。
可选地，所述第一存储单元为EEPROM单元，所述第二存储单元为Flash单元。
可选地，所述装置还包括：预充电电路，分别与所述第一存储阵列及第二存储阵列的位线连接，适于在对所述第一存储阵列或第二存储阵列预充电时，将所有位线上的电压预充且维持在相应的预充电电压。
本发明实施例还提供了一种微处理器，所述微处理器包括上述任一种微处理器中的存储装置。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用上述微处理中的存储装置，由于所述第一存储阵列与所述第二存储阵列共用位线，并且位线选通电路可以根据所述目标操作地址信号，选中所述第一存储阵列的全部存储单元，或者选中所述第二存储阵列中的一列存储单元，以对所选中的存储单元进行相应的操作，因此所述存储装置仅设置一个位线选通电路即可，而无须分别为第一存储器及其二存储器设置一位线选通电路，因此可以减小所述存储装置占用的电路面积，也就可以减小微处理器的芯片面积。
附图说明
图1是现有微处理器的结构示意图；
图2是本发明实施例中一种微处理器中存储装置的结构示意图；
图3是本发明实施例中另一种微处理器中存储装置的结构示意图。
具体实施方式
在现有的微处理器中，通常同时设置有两个独立的存储器，其中一个存储器用于存储程序指令，另一个存储器用于存储数据。
首先，为了清楚地描述本发明，在以下的描述中，多次使用“第一”、“第二”字样，来标识存储器或存储器的结构。可以理解的是，上述字样并不构成对存储器结构本身或顺序的限制，仅起到标识作用，用于区分不同的存储器、存储阵列以及字线选通电路等。
如图1所示，具体地，以所述微处理器10中包括第一存储器及第二存储器为例。所述第一存储器包括:第一存储阵列111，第一字线选通电路112及第一位线选通电路113。其中，所述第一存储阵列111中包括多个呈阵列排布的第一存储单元；所述第一字线选通电路112可以控制所述第一存储阵列111中的一行存储单元是否选中；所述第一位线选通电路113可以控制所述第一存储阵列111中的一列存储单元是否选中。根据所述第一字线选通电路112及第一位线选通电路113的选中结果，对相应的存储单元进行读、写及擦除操作。
所述第二存储器包括：第二存储阵列121，第二字线选通电路122，第二及位线选通电路123。其中，所述第二存储阵列121中包括多个呈阵列排布的第二存储单元；所述第二字线选通电路122可以控制所述第二存储阵列121中的一行存储单元是否选中；所述第二位线选通电路123可以控制所述第二存储阵列121中的一列存储单元是否选中。根据所述第二字线选通电路122及第二位线选通电路123的选中结果，对相应的存储单元进行读、写及擦除操作。
由此可以看出，在微处理器中，所述第一存储器及第二存储器在结构完全独立，导致所述微处理的芯片面积较大，为集成电路的设计带来了不便。
针对上述问题，本发明实施例提供了一种微处理器中的存储装置，所述装置包括：第一存储阵列，第二存储阵列，第一字线选通电路，第二字线选通电路，及位线选通电路。由于所述第一存储阵列与所述第二存储阵列共用位线，并且位线选通电路可以根据所述目标操作地址信号，选中所述第一存储阵列的全部存储单元，或者选中所述第二存储阵列中的一列存储单元，以对所选中的存储单元进行相应的操作，因此所述存储装置仅设置一个位线选通电路即可，而无须分别为第一存储器及其二存储器设置一位线选通电路，因此可以减小所述存储装置占用的电路面积，也就可以减小微处理器的芯片面积。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细地说明。
参照图2，本发明实施例提供了一种微处理器中的存储装置20，所述装置20可以包括：第一存储阵列201，第二存储阵列202，第一字线选通电路203，第二字线选通电路204，及位线选通电路205。其中：
所述第一存储阵列201，包括多个呈阵列排布的第一存储单元，其中，位于同一行的各所述第一存储单元的中间电极连接于同一字线，位于同一列的各所述第一存储单元的位线电极连接于同一位线；
所述第二存储阵列202，包括多个呈阵列排布的第二存储单元，其中，位于同一行的各所述第二存储单元的中间电极连接于同一字线，位于同一列的各所述第二存储单元的位线电极连接于同一位线；
所述第一字线选通电路203，与所述第一存储阵列201的各字线连接，适于根据目标操作地址信号，选中所述第一存储阵列201中的一行存储单元，以对所选中行的存储单元进行相应的操作；
所述第二字线选通电路204，与所述第二存储阵列202的各字线连接，适于根据所述目标操作地址信号，选中所述第二存储阵列202中的一行存储单元，以对所选中行的存储单元进行相应的操作；
所述位线选通电路205，分别与所述第一存储阵列201及第二存储阵列202的位线连接，适于根据所述目标操作地址信号，选中所述第一存储阵列201的全部存储单元，或者选中所述第二存储阵列202中的一列存储单元，以对所选中的存储单元进行相应的操作。
所述第二存储阵列202的位线数量大于所述第一存储阵列201的位线数量，且所述第一存储阵列201与所述第二存储阵列202共用位线。比如，所述第二存储阵列202的位线数量为所述第一存储阵列201的位线数量的整数倍。
在具体实施中，从所述第二存储阵列202的位线中选择与第一存储阵列201共用的位线时，可以根据所述第一存储阵列201及第二存储阵列202位线的数量，设置相邻两共用的位线之间所间隔的位线数量。
例如，所述第一存储阵列201的位线依次为BL1[0]～BL1[k-1]，所述第二存储阵列202的位线依次为BL2[0]～BL2[n-1]，其中，n为k的整数倍。
在本发明的一实施例中，所述第一存储阵列201与第二存储阵列202共用的位线中，任意相邻两共用的位线之间所间隔的位线数量相同。比如，任意相邻两共用的位线之间所间隔的位线数量为0时，即：将第二存储阵列202的位线中任意相邻的k条位线作为与第一存储阵列201的共用的位线。任意相邻两共用的位线之间所间隔的位线数量为n/k-1时，即：每隔n/k-1条位线，选择1条位线，作为与所述第一存储阵列201的共用的位线，也就是将BL2[0]作为BL1[0]，BL2[n/k]作为BL1[1]，BL2[2*n/k]作为BL1[2]，……，BL2[n]作为BL1[k-1]。
在本发明的另一实施例中，所述第一存储阵列201与第二存储阵列202共用的位线中，相邻两共用的位线之间所间隔的位线数量部分相同或完全不同。比如，BL1[0]与BL1[1]之间间隔3条位线，BL1[1]与BL1[2]之间间隔5条位线，BL1[2]与BL1[3]之间间隔0条位线等。相邻两共用的位线之间所间隔的位线数量可以根据所述第一存储阵列201与第二存储阵列202的位线数量确定。
在具体实施中，所述位线选通电路205包括与各所述位线一一对应的选通管。当接收到目标操作地址信号时，若所述目标操作地址对应所述第一存储器201，则所述位线选通电路205控制与所述第一存储阵列201共用的位线对应的选通管全部闭合，以选中所述第一存储器201全部的存储单元。若所述目标操作地址信号对应所述第二存储器202，则所述位线选通电路205根据所述目标操作地址信号中携带的目标操作地址，控制所述第二存储阵列202中对应位线的选通管闭合，以选中所述第二存储阵列202中的一列存储单元。
对所述第一存储阵列201执行读、写或擦除操作时，根据所述目标操作地址信号，所述第一字线选通电路203选中所述目标操作地址对应的一行存储单元，所述位线选通电路205选中所述第一存储阵列201的全部存储单元，所述第一字线选通电路203与位线选通电路205共同选中的存储单元即为待读取的存储单元。由此可以看出，对所述第一存储阵列进行的任何操作，均以一行存储单元为单位进行执行。
对所述第二存储阵列202执行读、写或擦除操作时，根据所述目标操作地址信号，所述第二字线选通电路204选中所述目标操作地址对应的一行存储单元，所述位线选通电路205选中所述目标操作地址对应的一列存储单元，所述第一字线选通电路203与位线选通电路205共同选中的存储单元即为待读取的存储单元。由此可以看出，对所述第一存储阵列进行的任何操作，均以一存储单元为单位进行执行。
参照图1及图2，现有的微处理器中，所述第一存储器111通常为电可擦可编程只读存储器(ElectricallyErasableProgrammableRead-OnlyMemory，EEPROM)，所述第二存储器121通常为闪存(FlashMemory，简称Flash)。EEPROM及Flash均为可以通过电子方式多次复写的半导体存储设备，被广泛用于需要经常擦除的BIOS芯片以及闪存芯片。因此，在本发明的实施例中，所述第一存储阵列201可以为EEPROM阵列，对应的第一存储单元可以为EEPROM单元。所述第二存储阵列202可以为Flash阵列，对应的第二存储单元可以为Flash单元。
需要说明的是，在本发明的实施例中，所述第一存储器及第二存储器还可以为其他任意具有存储功能的设备。并且，所述第一存储器及第二存储器的具体表现形式不受限制，既可以具有实物形式，也可以不具有实物形式。例如，所述第一存储器及第二存储器可以为应用于数字系统中的内存条、TF卡等存储二进制数据的存储设备，也可以为应用于集成电路中的随机读写存储器(RAM)等存储设备。
在具体实施中，参照图3，所述存储装置20还可以包括：预充电电路206。所述预充电电路206分别与所述第一存储阵列201及第二存储阵列202的位线连接，适于在对所述第一存储阵列202或第二存储阵列202预充电时，将所有位线上的电压预充且维持在相应的预充电电压。
通过设置所述预充电电路206，在对第一存储阵列201或第二存储阵列202中的存储单元执行相应的操作之前，将所有位线上的电压预充且维持在相应的预充电电压，可以避免未被操作的其他危险不会因漏电流的存在而导致电压下降，也就可以使得除待操作的存储单元外的其存储单元的源极和漏极之间没有电流流经，由此可以有效防止对其他未被操作的存储单元误操作。
需要说明的是，在具体实施中，所述预充电电路206的具体电路结构不受限制，只要所述电路可以在对第一存储阵列201或第二存储阵列202中的存储单元执行相应的操作之前，将所有位线上的电压预充且维持在相应的预充电电压即可。
参照图1及图3，在现有的微处理器中设置预充电电路时，通常为所述第一存储器111及第二存储器121分别设置一预充电电路，进一步增大了微处理的芯片面积。在本发明的实施例中，由于所述第一存储阵列201与第二存储阵列202共用位线，因此，所述存储装置仅设置一预充电电路206即可。无论是对所述第一存储阵列201操作，还是对所述第二存储阵列202操作，所述预充电电路206均将所有位线上的电压预充且维持在相应的预充电电压，由此可以进一步减小所述微处理的芯片面积。
本发明实施例还提供了一种微处理器，所述微处理器可以包括上述的微处理器中的存储装置。由上可知，采用了上述存储装置，通过将第一存储阵列与第二存储阵列共用位线，位线选通电路根据所述目标操作地址信号，选中所述第一存储阵列的全部存储单元，或者选中所述第二存储阵列中的一列存储单元，以对所选中的存储单元进行相应的操作，因此所述存储装置仅设置一个位线选通电路即可，而无须分别为第一存储器及其二存储器设置一位线选通电路，因此可以减小所述存储装置占用的电路面积，也就可以减小微处理器的芯片面积。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (7)
1.一种微处理器中的存储装置，其特征在于，包括：第一存储阵列，第二存储阵列，第一字线选通电路，第二字线选通电路，及位线选通电路，其中：
所述第一存储阵列，包括多个呈阵列排布的第一存储单元，其中，位于同一行的各所述第一存储单元的中间电极连接于同一字线，位于同一列的各所述第一存储单元的位线电极连接于同一位线；
所述第二存储阵列，包括多个呈阵列排布的第二存储单元，其中，位于同一行的各所述第二存储单元的中间电极连接于同一字线，位于同一列的各所述第二存储单元的位线电极连接于同一位线；
所述第二存储阵列的位线数量大于所述第一存储阵列的位线数量，且所述第一存储阵列与所述第二存储阵列共用位线；
所述第一字线选通电路，与所述第一存储阵列的各字线连接，适于根据目标操作地址信号，选中所述第一存储阵列中的一行存储单元，以对所选中行的存储单元进行相应的操作；
所述第二字线选通电路，与所述第二存储阵列的各字线连接，适于根据所述目标操作地址信号，选中所述第二存储阵列中的一行存储单元，以对所选中行的存储单元进行相应的操作；
所述位线选通电路，分别与所述第一存储阵列及第二存储阵列的位线连接，适于根据所述目标操作地址信号，选中所述第一存储阵列的全部存储单元，或者选中所述第二存储阵列中的一列存储单元，以对所选中的存储单元进行相应的操作。
2.如权利要求1所述微处理器中的存储装置，其特征在于，所述第一存储阵列与第二存储阵列共用的位线中，任意相邻两共用的位线之间所间隔的位线数量相同。
3.如权利要求1所述微处理器中的存储装置，其特征在于，所述第一存储阵列与第二存储阵列共用的位线中，相邻两共用的位线之间所间隔的位线数量部分相同或完全不同。
4.如权利要求1所述的微处理器中的存储装置，其特征在于，所述位线选通电路包括与各所述位线一一对应的选通管，所述位线选通电路适于根据所述目标操作地址信号，控制对应的选通管的断开或闭合，以选中所述第一存储阵列的全部存储单元，或者选中所述第二存储阵列中的一列存储单元。
5.如权利要求1所述的微处理器中的存储装置，其特征在于，所述第一存储单元为EEPROM单元，所述第二存储单元为Flash单元。
6.如权利要求1-5任一项所述的微处理器中的存储装置，其特征在于，还包括：预充电电路，分别与所述第一存储阵列及第二存储阵列的位线连接，适于在对所述第一存储阵列或第二存储阵列预充电时，将所有位线上的电压预充且维持在相应的预充电电压。
7.一种微处理器，其特征在于，包括：权利要求1-6任一项所述的微处理器中的存储装置。
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