CN105679675B - 薄膜晶体管及其制备方法、阵列基板、显示装置 - Google Patents

薄膜晶体管及其制备方法、阵列基板、显示装置 Download PDF

Info

Publication number
CN105679675B
CN105679675B CN201610048623.5A CN201610048623A CN105679675B CN 105679675 B CN105679675 B CN 105679675B CN 201610048623 A CN201610048623 A CN 201610048623A CN 105679675 B CN105679675 B CN 105679675B
Authority
CN
China
Prior art keywords
area
layer
insulating layer
thickness
tft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610048623.5A
Other languages
English (en)
Other versions
CN105679675A (zh
Inventor
丁远奎
程磊磊
黄勇潮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201610048623.5A priority Critical patent/CN105679675B/zh
Publication of CN105679675A publication Critical patent/CN105679675A/zh
Application granted granted Critical
Publication of CN105679675B publication Critical patent/CN105679675B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。该制备方法包括：在基底上形成第一绝缘层；在第一绝缘层上的第一区域和第二区域形成光刻胶；蚀刻掉第一区域和第二区域之间的第一绝缘层；在第一绝缘层上和第一区域与第二区域之间基底上形成金属层；在金属层上形成第二绝缘层；在第一区域与第二区域之间的第二绝缘层之上形成半导体层，半导体层与第一绝缘层上的金属层相接触。该阵列基板与显示装置采用上述制备方法制备的薄膜晶体管制成。本发明仅需在蚀刻掉第一区域和第二区域之间的第一绝缘层进行一次掩膜工艺，减少薄膜晶体管的制作流程中掩膜工艺使用次数，简化了工艺流程、降低了制造难度。

Description

薄膜晶体管及其制备方法、阵列基板、显示装置
技术领域
本发明涉及显示领域，具体涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。
背景技术
显示技术中制作TFT(薄膜晶体管)的工艺流程，在形成栅极、有源层、源极和漏极等层结构的过程中，至少需要4道掩膜工艺，并且在上述掩膜工艺过程中需要穿插相应的湿刻、干刻等工艺，导致现有技术中TFT的生产工艺比较复杂，中间任何一步工艺出现问题都会影响所制备器件的质量。
发明内容
针对现有技术中的缺陷，本发明提供一种薄膜晶体管及其制备方法、阵列基板、显示装置，用于解决现有技术中薄膜晶体管的制备方法工艺复杂的问题。
第一方面，本发明提供了一种薄膜晶体管的制备方法，包括：
在基底上形成第一绝缘层；
在所述第一绝缘层上的第一区域和第二区域形成光刻胶；
蚀刻掉所述第一区域和所述第二区域之间的第一绝缘层；
在所述第一绝缘层上和所述第一区域与所述第二区域之间的基底上形成金属层；
在所述金属层上形成第二绝缘层；
在所述第一区域与所述第二区域之间的第二绝缘层之上形成半导体层，半导体层与所述第一绝缘层上的金属层相接触。
可选地，所述第一绝缘层的厚度等于所述金属层与所述第二绝缘层的厚度之和，并且所述半导体层的厚度大于或者等于所述金属层的厚度。
可选地，所述第一绝缘层的厚度大于所述金属层与所述第二绝缘层的厚度之和，并且所述半导体层的上表面与所述第一区域和第二区域的金属层的上表面位于同一水平面。
可选地，本发明实施例提供的制备方法还包括：在所述半导体层上形成第三绝缘层。
可选地，所述第一区域和第二区域的金属层的上表面低于所述第一区域和所述第二区域之间的第三绝缘层的上表面，所述方法还包括：
刻蚀掉位于所述第一区域和第二区域的高于所述第一区域和所述第二区域之间第三绝缘层的层结构；或者，
在所述第一区域和所述第二区域之间第三绝缘层上形成填充层，填充层的上表面与第一区域和第二区域中第三绝缘层上表面位于同一水平面。
第二方面，本发明实施例还提供了一种薄膜晶体管，包括：
形成在基底上第一区域与第二区域上的第一绝缘层；
形成在所述第一绝缘层上和所述第一区域与所述第二区域之间基底上的金属层；
形成在所述金属层上的第二绝缘层；
形成在所述第一区域与所述第二区域之间的第二绝缘层之上的半导体层，所述半导体层与所述第一绝缘层上的金属层相接触。
可选地，所述第一绝缘层的厚度等于所述金属层与所述第二绝缘层的厚度之和，且所述半导体层的厚度大于或者等于所述金属层的厚度。
可选地，所述第一绝缘层的厚度大于所述金属层与所述第二绝缘层的厚度之和，且所述半导体层的上表面与所述第一区域和第二区域的金属层的上表面位于同一水平面。
可选地，本发明实施例提供的制备装置还包括形成在所述半导体层、所述第一绝缘层之上的金属层上的平坦化层。
第三方面，本发明实施例又提供了一种阵列基板，包括上文所述的薄膜晶体管。
第四方面，本发明实施例还提供了一种显示装置，包括上文所述的阵列基板。
本发明实施例中，对应于第一区域与第二区域的金属层可以分别作为源极与漏极(或者漏极与源极)，接近基底的金属层可以作为栅极。由于蚀刻掉第一区域和第二区域之间的第一绝缘层后，第一区域和第二区域的第一绝缘层上表面高于基底的上表面，这使得后续工艺中在形成金属层时，可在第一区域的第一绝缘层上表面形成源极，在第二区域的第一绝缘层的上表面形成漏极，以及在第一区域和第二区域之间的基底上形成栅极，也即可以通过一次工艺形成互不相连的源极、漏极和栅极，简化了制造工艺。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1是本发明实施例提供的一种薄膜晶体管的制备方法流程示意图；
图2～图7是本发明实施例提供的一种薄膜晶体管的制备方法的具体示意流程图；
图8是本发明实施例提供的一种薄膜晶体管的结构示意图；
图9是本发明实施例提供的另一种薄膜晶体管的结构示意图；
图10是在图8所示的薄膜晶体管上形成第三绝缘层的示意图；
图11是在图9所示的薄膜晶体管上形成第三绝缘层的示意图；
图12是将图10所示的薄膜晶体管的上表面蚀刻为平面的示意图；
图13是将图11所示的薄膜晶体管的上表面填充为平面的示意图。
附图标号说明：
10-基底；11-第一区域的光刻胶；12-第二区域的光刻胶；20-第一绝缘层；21-第一区域的第一绝缘层；22-第二区域的第一绝缘层；30-第一区域和第二区域之间的金属层；31-第一区域的金属层；32-第二区域的金属层；40-第一区域和第二区域之间的第二绝缘层；41-第一区域的第二绝缘层；42-第二区域的第二绝缘层；50-第一区域和第二区域之间的半导体层；51-第一区域的半导体层；52-第二区域的半导体层；60-第三绝缘层；70-填充层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种薄膜晶体管的制备方法，如图1所示，包括：
S1，在基底10上形成第一绝缘层20，如图2所示；
S2，在该第一绝缘层上的第一区域和第二区域形成光刻胶，如图3所示，包括在第一绝缘层20上表面的第一区域形成光刻胶11，在第一绝缘层20上表面的第二区域形成光刻胶12；
S3，蚀刻掉该第一区域和第二区域之间的第一绝缘层，保留第一区域的第一绝缘层21和第二区域的第一绝缘层22，并去除光刻胶11和12，如图4所示；
S4，在第一绝缘层上和第一区域与第二区域之间的基底10上形成金属层，如图5所示，具体在第一区域上的第一绝缘层21、第二区域上的第一绝缘层22和第一区域与第二区域之间的基底10上分别形成金属层31、金属层32和金属层30；
S5，在金属层上形成第二绝缘层，如图6所示，具体在第一区域形成第二绝缘层41，在第二区域形成第二绝缘层42，在第一区域与第二区域之间形成第二绝缘层40；
S6，在上述第一区域与第二区域之间的第二绝缘层之上形成半导体层，半导体层与上述第一绝缘层上的金属层相接触，如7所示，具体可以形成位于第一区域上的半导体层51、位于第二区域上的半导体层52以及第一区域与第二区域之间的半导体层50。第一区域与第二区域之间的半导体层(可以作为有源层)50用于连通第一区域的金属层31与第二区域的金属层32。
本发明实施例中，第一区域的金属层31与第二区域的金属层32可以分别作为源极与漏极(或者漏极与源极)，第一区域与第二区域之间的金属层30可以作为栅极。由于蚀刻掉第一区域和第二区域之间的第一绝缘层20后，第一区域上的第一绝缘层21与第二区域上的第一绝缘层22的上表面高于基底10的上表面，这使得后续工艺中在形成层金属层时，可以通过一次构图工艺在第一区域的第一绝缘层21上、第二区域的第一绝缘层22上、以及在第一区域和第二区域之间的基底10上形成三个互不重叠的金属层，分别作为源极、漏极和栅极，也即源极、漏极和栅极可以通过一次构图工艺形成，简化了制造工艺。
在实际应用中，当金属层30通以扫描信号时，可以使得半导体层50将第一区域的金属层31与第二区域的金属层32导通，从而实现源极与漏极通过有源层连通。可以将第一绝缘层制作的较厚，例如大于金属层三倍厚度，从而保证形成的三个金属层在垂直方向上不存在电连接。
并且由于第一区域、第二区域以及第一区域和第二区域之间的区域互不重叠，因此可以保证形成源极、漏极与栅极不存在重叠区域，从而避免源极与栅极或漏极与栅极进行耦合电容。
可选地，如8所示，第一绝缘层的厚度等于金属层与第二绝缘层的厚度之和(即绝缘层21和22的厚度等于金属层30和第二绝缘层40的厚度之和)，且半导体层的厚度大于或者等于上述金属层的厚度(即半导体层50的厚度大于或者等于金属层31和32的厚度)。
根据本实施例，可以保证第一绝缘层21的上表面与第一区域和第二区域之间的第二绝缘层40的上表面位于同一水平面，进而在该平面上形成厚度大于或者等于金属层31和32的厚度的半导体层50，可以使半导体层50与金属层31和32接触面积最大，也即薄膜晶体管中的有源层与源极和漏极的接触面最大，充分利用源极和漏极的侧面进行电荷传输，从而保证形成的薄膜晶体管信号传导能力尽可能的大。
可选地，如9所示，第一绝缘层的厚度大于金属层与第二绝缘层的厚度之和(即绝缘层21和22的厚度大于金属层30和第二绝缘层40的厚度之和)，且半导体层的上表面与第一区域和第二区域的金属层的上表面位于同一水平面(即半导体层50的上表面和金属层31与32的上表面位于同一水平面)。
根据本实施例，可以在形成第二绝缘层后，在第一区域和第二区域之间形成低于第一区域的金属层31和第二区域的金属层32的凹陷，形成的凹陷由半导体层50填充；并且由于半导体层的上表面与第一区域的金属层31和第二区域的金属层32的上表面位于同一水平面，可以使半导体层50与其两侧的金属层的接触面最大，也即有源层与源极和漏极的接触面最大，从而充分利用源极和漏极的侧面进行电荷传输，进而保证形成的薄膜晶体管信号传导能力尽可能的大。
由于本实施例中的半导体层与基底上的金属层，也即有源层与栅极之间的距离较小，可以使得栅极快速驱动薄膜晶体管导通与关断，提高形成的薄膜晶体管的开关灵敏度。
可选地，上述方法还包括：在半导体层的上表面形成第三绝缘层60，例如图10为在图8的基础上形成第三绝缘层60的结构，图11为在图9的基础上形成第三绝缘层60的结构。
本发明实施例中第三绝缘层60可以作为钝化层，用于避免半导体层与其他电路接触形成短路。
可选地，在第一区域和第二区域的金属层的上表面低于第一区域与第二区域之间的第三绝缘层60的上表面时，本发明实施例提供的薄膜晶体管的制备方法还包括：
如图12所示，刻蚀掉位于第一区域和第二区域的高于第一区域和第二区域之间第三绝缘层的层结构；或者，
如图13所示，在第一区域和第二区域之间第三绝缘层上形成填充层70，该填充层70的上表面与第一区域和第二区域中第三绝缘层60上表面位于同一水平面。
实际应用中，可以将本发明实施例提供的薄膜晶体管上表面设置为平面，从而方便后续在其上表面上设置其他层结构。
当然，除了上述两种实现薄膜晶体管上表面为平面的方法外，也可以在第一区域、第二区域和两者之间的区域形成平坦化层，以使三个区域的上表面位于同一水平面。
第二方面，本发明实施例还提供了一种薄膜晶体管，如图7所示，包括：
形成在基底10上第一区域与第二区域上如图4所示的第一绝缘层21与22；
形成在该第一绝缘层上和第一区域与第二区域之间基底上的金属层；如图5所示，具体包括在第一绝缘层21上表面形成金属层31，在第一绝缘层22上表面形成金属层32，以及第一区域与第二区域之间基底上的金属层30；
形成在上述金属层30、31和32上的第二绝缘层，如图6所示，具体包括在第一区域形成第二绝缘层41，在第二区域形成第二绝缘层42，在第一区域与第二区域之间形成第二绝缘层40；
形成在第二绝缘层之40、41和42上如图7所示的半导体层50、51和52，该半导体层50与上述第一绝缘层上的金属层31和32相接触。
可选地，第一绝缘层20的厚度等于金属层30与第二绝缘层40的厚度之和，且半导体层50的厚度大于或者等于金属层30的厚度。
可选地，第一绝缘层20的厚度大于金属层30与第二绝缘层40的厚度之和，且半导体层50的上表面与第一区域和第二区域的金属层31和32的上表面位于同一水平面。
可选地，本发明实施例提供的制备装置还包括形成在半导体层、第一绝缘层之上的金属层上的平坦化层。
其中，上述流程所采用的形成工艺例如可包括：沉积、溅射等成膜工艺和刻蚀等构图工艺。
由上可以看出，本发明实施例提供的薄膜晶体管基于上文的薄膜晶体管的制备方法实现，因而可以解决同样的技术问题，并取得相同的技术效果，在此不再一一赘述。
第三方面，本发明实施例还提供了一种阵列基板，利用上述的薄膜晶体管制成。
第四方面，本发明实施例又提供了一种显示装置，利用上述的阵列基板制成。该显示装置可以为：显示面板、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以看出，上述阵列基板与显示装置由于包括上述任意一种阵列基板，因而可以解决同样的技术问题，并取得相同的技术效果，在此不再一一赘述。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间惟一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限定的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上实施例仅用以说明本发明的技术方案，而非对其限定；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (11)

1.一种薄膜晶体管的制备方法，其特征在于，包括：
在基底上形成第一绝缘层；
在所述第一绝缘层上的第一区域和第二区域形成光刻胶；
蚀刻掉所述第一区域和所述第二区域之间的第一绝缘层；
通过一次构图工艺在所述第一绝缘层上和所述第一区域与所述第二区域之间的基底上形成三个互不重叠的金属层；
在所述金属层上形成第二绝缘层；
在所述第一区域与所述第二区域之间的第二绝缘层之上形成半导体层，半导体层与所述第一绝缘层上的金属层相接触。
2.根据权利要求1所述的制备方法，其特征在于，所述第一绝缘层的厚度等于所述金属层与所述第二绝缘层的厚度之和，并且所述半导体层的厚度大于或者等于所述金属层的厚度。
3.根据权利要求1所述的制备方法，其特征在于，所述第一绝缘层的厚度大于所述金属层与所述第二绝缘层的厚度之和，并且所述半导体层的上表面与所述第一区域和第二区域的金属层的上表面位于同一水平面。
4.根据权利要求1～3任意一项所述的制备方法，其特征在于，还包括：在所述半导体层上形成第三绝缘层。
5.根据权利要求4所述的制备方法，其特征在于，所述第一区域和第二区域的金属层的上表面低于所述第一区域与所述第二区域之间的第三绝缘层的上表面，所述方法还包括：
刻蚀掉位于所述第一区域和第二区域的高于所述第一区域和所述第二区域之间第三绝缘层的层结构；或者，
在所述第一区域和所述第二区域之间第三绝缘层上形成填充层，填充层的上表面与第一区域和第二区域中第三绝缘层上表面位于同一水平面。
6.一种薄膜晶体管，其特征在于，包括：
形成在基底上第一区域与第二区域上的第一绝缘层；
形成通过一次构图工艺在所述第一绝缘层上和所述第一区域与所述第二区域之间基底上的三个互不重叠的金属层；
形成在所述金属层上的第二绝缘层；
形成在所述第一区域与所述第二区域之间的第二绝缘层之上的半导体层，所述半导体层与所述第一绝缘层上的金属层相接触。
7.根据权利要求6所述的薄膜晶体管，其特征在于，所述第一绝缘层的厚度等于所述金属层与所述第二绝缘层的厚度之和，且所述半导体层的厚度大于或者等于所述金属层的厚度。
8.根据权利要求6所述的薄膜晶体管，其特征在于，所述第一绝缘层的厚度大于所述金属层与所述第二绝缘层的厚度之和，且所述半导体层的上表面与所述第一区域和第二区域的金属层的上表面位于同一水平面。
9.根据权利要求6～8任意一项所述的薄膜晶体管，其特征在于，还包括形成在所述半导体层、所述第一绝缘层之上的金属层上的平坦化层。
10.一种阵列基板，其特征在于，包括权利要求6～9任意一项所述的薄膜晶体管。
11.一种显示装置，其特征在于，包括权利要求10所述的阵列基板。
CN201610048623.5A 2016-01-25 2016-01-25 薄膜晶体管及其制备方法、阵列基板、显示装置 Active CN105679675B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610048623.5A CN105679675B (zh) 2016-01-25 2016-01-25 薄膜晶体管及其制备方法、阵列基板、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610048623.5A CN105679675B (zh) 2016-01-25 2016-01-25 薄膜晶体管及其制备方法、阵列基板、显示装置

Publications (2)

Publication Number Publication Date
CN105679675A CN105679675A (zh) 2016-06-15
CN105679675B true CN105679675B (zh) 2019-01-15

Family

ID=56302517

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610048623.5A Active CN105679675B (zh) 2016-01-25 2016-01-25 薄膜晶体管及其制备方法、阵列基板、显示装置

Country Status (1)

Country Link
CN (1) CN105679675B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109633993B (zh) * 2019-01-18 2023-08-25 惠科股份有限公司 一种显示面板和显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110066746A (ko) * 2009-12-11 2011-06-17 엘지디스플레이 주식회사 액정표시장치의 어레이기판 및 그 제조방법
CN105047607A (zh) * 2015-08-11 2015-11-11 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140086494A (ko) * 2012-12-28 2014-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 그의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110066746A (ko) * 2009-12-11 2011-06-17 엘지디스플레이 주식회사 액정표시장치의 어레이기판 및 그 제조방법
CN105047607A (zh) * 2015-08-11 2015-11-11 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构

Also Published As

Publication number Publication date
CN105679675A (zh) 2016-06-15

Similar Documents

Publication Publication Date Title
US10573595B2 (en) Array substrate, fabricating method thereof, and display device
CN102842587B (zh) 阵列基板及其制作方法、显示装置
WO2014190702A1 (zh) 阵列基板及其制作方法、显示装置
CN209946604U (zh) 一种阵列基板、显示面板及显示装置
WO2014190733A1 (zh) 阵列基板及其制作方法、显示装置
JP6521534B2 (ja) 薄膜トランジスタとその作製方法、アレイ基板及び表示装置
US9490271B2 (en) Array substrate having jump wire connecting first and second wirings
CN102929060B (zh) 阵列基板及其制作方法、显示装置
CN107132710A (zh) 一种阵列基板及其制备方法、显示面板
EP3236499B1 (en) Array substrate and manufacturing method therefor, and display device
WO2018184293A1 (zh) 阵列基板及该阵列基板的制作方法
CN111223815B (zh) 薄膜晶体管阵列基板及其制作方法
CN105826330A (zh) 阵列基板及其制作方法、显示面板、显示装置
US9502576B2 (en) Thin film transistor and method for manufacturing the same, array substrate, display device
CN106449653B (zh) 一种显示基板及其制备方法、显示面板、显示装置
CN105957812B (zh) 场效应晶体管及其制造方法、阵列基板及其制造方法以及显示面板
WO2017156885A1 (zh) 薄膜晶体管、阵列基板及其制作和驱动方法、显示装置
CN105679775B (zh) 一种阵列基板及其制作方法、显示面板和显示装置
CN106098706B (zh) 一种阵列基板及其制作方法、显示装置
CN102956551B (zh) 阵列基板的制作方法、阵列基板及显示装置
WO2018145465A1 (zh) 阵列基板以及显示装置
US20160322388A1 (en) Array substrate, its manufacturing method and display device
US20160358944A1 (en) Oxide Semiconductor TFT Array Substrate and Method for Manufacturing the Same
CN105679675B (zh) 薄膜晶体管及其制备方法、阵列基板、显示装置
CN106129071B (zh) 一种阵列基板的制作方法及相应装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant