CN105634444A - 一种基于dds信号发生器的方波生成方法 - Google Patents

一种基于dds信号发生器的方波生成方法 Download PDF

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蔡振越
范怀先
吴达鑫
陈焕洵
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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  • Nonlinear Science (AREA)
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Abstract

本发明公开一种基于DDS信号发生器的方波生成方法，其步骤包括：S1：获取FPGA的系统时钟频率f0；S2：获取目标方波的频率值f和占空比D，则目标方波的周期为T；S3：将目标方波的一个周期T依序分成为T1、T2、T3和T4，T1、T3分别对应方波的低电平时间和高电平时间，T2和T4分别对应方波的上升沿时间和下降沿时间；S4：基于目标方波的频率值f和占空比D，分别计算T1、T2、T3和T4，并使得T1满足T1=M*T0，T3满足T3=N*T0，M、N为正整数；T2和T4阶段的波形采用DDS方式生产，T2和T4的波形对应的频率为系统时钟频率f0的2/25~1/10；S5：基于T1、T1、T2、T3和T4的值生成目标方波。本发明生成的方波非直接跳变，有边沿过度，解决方波重影，将DDS算法方波改由DAC输出，减少硬件的成本。

Description

一种基于DDS信号发生器的方波生成方法
技术领域
本发明涉及一种基于DDS信号发生器的方波生成方法。
背景技术
信号发生器是用来产生各种电子信号的仪器，其广泛的应用在科研、教学、工程等领域，任意波形发生器是信号发生器的一种，主要通过FPGA+DAC的方式来产生波形。用FPGA实现DDS的算法，产生数据送给DAC来产生波形。
DDS频率合成器能够方便的输出波形，方波做为最常用的波形之一，具有特殊性，直接采用DDS产生方波，输出的波形具有重影的现象，直接影响方波的质量。
根据DDS的原理可知，相位的累加具有周期性，在相位的一个周期内，相位累加器会溢出若干次，并且每次的溢出是不同的，当溢出量足够大的时候，在此发生溢出所需的累加次数会减少一，累加的次数减少，表示方波的周期将会减少，连续多次就会导致方波出现重影的现象，影响方波的质量。
现有技术中通常采用计数器的方式来产生方波，通过DDS产生一个可变频率的正弦波，将正弦波整形为方波，将整形完的方波在送回FPGA，作为计数器的时钟，然后在产生方波，具体如图1所示。
虽然该方案可以解决方波的重影现象，但由于需要将正弦波整形为方波，且生产的方波幅度是固定的，需要额外的模拟乘法器才能进行幅度调节。因此该方案需要增加一定的硬件成本，导致产品的竞争力下降。
发明内容
本发明的目的在于克服现有技术的不足，提供一种基于DDS信号发生器的方波生成方法。
本发明采用的技术方案是：
一种基于DDS信号发生器的方波生成方法，该方法采用的硬件部件包括CPU、FPGA、DAC、偏移控制电路；所述CPU的输出端与FPGA的输入端电性连接，所述FPGA的输出端与DAC电性连接，所述DAC的输出端与偏移控制电路性连接，所示方波生成方法的具体步骤包括：
S1：获取FPGA的系统时钟频率f0，则FPGA的系统时钟的周期为T0；
S2：获取目标方波的频率值f和占空比D，则目标方波的周期为T；
S3：将目标方波的一个周期T依序分成为T1、T2、T3和T4，T1为方波的低电平的时间，T2为方波的低电平上升至方波的高电平的上升沿时间，T3为方波的高电平的时间，T4为方波的高电平下降至方波的低电平的下降沿时间；
S4：基于目标方波的频率值f和占空比D，分别计算T1、T2、T3和T4，并使得T1满足T1=M*T0，T3满足T3=N*T0，其中M、N为正整数；T2和T4阶段的波形采用DDS方式生产，T2和T4的波形对应的频率为系统时钟频率f0的2/25~1/10，
S5：基于T1、T1、T2、T3和T4的值生成并输出目标方波。
步骤S1中所述FPGA的系统时钟频率f0为125M。
步骤S4中M与N的取值相同。
本发明采用以上技术方案，由于方波的不是直接跳变，有一个边沿的过度，这样就可以解决方波重影的现象，同时利用DDS的算法，可以将方波改成由DAC输出，这样由可以减少硬件的成本，提高仪器的竞争力。
附图说明
以下结合附图和具体实施方式对本发明做进一步详细说明；
图1现有技术的方波生成方法所采用的硬件结构示意图；
图2本发明一种基于DDS信号发生器的方波生成方法所采用的硬件结构示意图；
图3本发明一种基于DDS信号发生器的方波生成方法的流程图；
图4本发明一种基于DDS信号发生器的方波生成方法的方波示意图。
具体实施方式
如图2至4之一所示，本发明一种基于DDS信号发生器的方波生成方法采用的硬件部件包括CPU、FPGA、DAC、偏移控制电路；所述CPU的输出端与FPGA的输入端电性连接，所述FPGA的输出端与DAC电性连接，所述DAC的输出端与偏移控制电路性连接，所示方波生成方法的具体步骤包括：
S1：获取FPGA的系统时钟频率f0，则FPGA的系统时钟的周期为T0；
S2：获取目标方波的频率值f和占空比D，则目标方波的周期为T；
S3：将目标方波的一个周期T依序分成为T1、T2、T3和T4，T1为方波的低电平的时间，T2为方波的低电平上升至方波的高电平的上升沿时间，T3为方波的高电平的时间，T4为方波的高电平下降至方波的低电平的下降沿时间；
S4：基于目标方波的频率值f和占空比D，分别计算T1、T2、T3和T4，并使得T1满足T1=M*T0，T3满足T3=N*T0，其中M、N为正整数；T2和T4阶段的波形采用DDS方式生产，T2和T4的波形对应的频率为系统时钟频率f0的2/25~1/10；
S5：基于T1、T1、T2、T3和T4的值生成并输出目标方波。
步骤S1中所述FPGA的系统时钟频率f0为125M。
步骤S4中M与N的取值相同。
下面就本方法具体原理举例说明。
S1，获取FPGA的系统时钟频率f0，本例中FPGA的系统时钟频率f0为125MHz则FPGA的系统时钟的周期为T0为8ns。
S2，获取目标方波的频率值f和占空比D，本例中目标方波的频率值f的1MHz和占空比D为50%，则目标方波的周期为T为1000ns。
S3，将目标方波的一个周期T依序分成为T1、T2、T3和T4，T1为方波的低电平的时间，T2为方波的低电平上升至方波的高电平的上升沿时间，T3为方波的高电平的时间，T4为方波的高电平下降至方波的低电平的下降沿时间；
S4：基于目标方波的频率值f和占空比D，分别计算T1、T2、T3和T4，并使得T1满足T1=M*T0，T3满足T3=N*T0，其中M、N为正整数；T2和T4阶段的波形采用DDS方式生产，T2和T4的波形对应的频率为系统时钟频率f0的2/25~1/10。本例中T2和T4的波形对应的频率为10m~12.5m，则T2+T4的取值为80ns~100ns；为了便于计算本例中M与N取值相同，即T1=T3=M*8ns，并且由于占空比D为50%，则T1取值约为[1000ns-（80ns~100ns）]*50%即450~460ns，即M取值范围为56.26~57.5，且M为正整数，则M取值为57，即T1=T3=456，T2+T4=1000ns-456*2ns=88ns。
S5：基于T1=T3=456ns、T2+T4=88ns的值，生成并输出目标方波。
本发明采用以上技术方案，由于方波的不是直接跳变，有一个边沿的过度，这样就可以解决方波重影的现象，同时利用DDS的算法，可以将方波改成由DAC输出，这样由可以减少硬件的成本，提高仪器的竞争力。

Claims (3)

1.一种基于DDS信号发生器的方波生成方法，该方法采用的硬件部件包括CPU、FPGA、DAC、偏移控制电路；所述CPU的输出端与FPGA的输入端电性连接，所述FPGA的输出端与DAC电性连接，所述DAC的输出端与偏移控制电路性连接，其特征在于：所示方波生成方法的具体步骤包括：
S1：获取FPGA的系统时钟频率f0，则FPGA的系统时钟的周期为T0；
S2：获取目标方波的频率值f和占空比D，则目标方波的周期为T；
S3：将目标方波的一个周期T依序分成为T1、T2、T3和T4，T1为方波的低电平的时间，T2为方波的低电平上升至方波的高电平的上升沿时间，T3为方波的高电平的时间，T4为方波的高电平下降至方波的低电平的下降沿时间；
S4：基于目标方波的频率值f和占空比D，分别计算T1、T2、T3和T4，并使得T1满足T1=M*T0，T3满足T3=N*T0，其中M、N为正整数；T2和T4阶段的波形采用DDS方式生产，T2和T4的波形对应的频率为系统时钟频率f0的2/25~1/10；
S5：基于T1、T1、T2、T3和T4的值生成并输出目标方波。
2.根据权利要求1所述一种基于DDS信号发生器的方波生成方法，其特征在于：步骤S1中所述FPGA的系统时钟频率f0为125M。
3.根据权利要求1所述一种基于DDS信号发生器的方波生成方法，其特征在于：步骤S4中M与N的取值相同。
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