CN105633162A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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高谷秀史
朽木克博
青井佐智子
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Abstract

本发明涉及一种改善沟道长度与击穿电压的此消彼长的关系的半导体装置以及半导体装置的制造方法。半导体装置具有在表面上形成有沟槽的半导体基板、沟槽内的栅绝缘层以及栅电极。在沟槽的侧面上形成有高低差。沟槽的侧面具有上部侧面、高低差的表面、下部侧面。半导体基板具有：第一导电型的第一区域，其在上部侧面处与栅绝缘层相接；第二导电型的体区，其以从与第一区域相接的位置跨至与高低差相比靠下侧的位置的方式而被配置，并且在第一区域的下侧的上部侧面处与栅绝缘层相接；第一导电型的第二区域，其被配置于体区的下侧，并在下部侧面处与栅绝缘层相接；第一导电型的侧部区域，其在高低差的表面处与栅绝缘层相接，并与第二区域相连。

Description

半导体装置以及半导体装置的制造方法
技术领域
本说明书中所公开的技术涉及一种具有被配置在沟槽内的栅电极的半导体装置。
背景技术
专利文献1公开了一种具有被配置在沟槽内的栅电极的MOSFET(MetallicOxideSemiconductorFieldEffectTransistor,金属氧化物半导体场效应晶体管)。该MOSFET的半导体基板内形成有n型的源极区域、p型的体区、n型的漂移区。即，该MOSFET为n沟道型。当将预定的电位施加于栅电极时，与栅绝缘膜相邻的体区会反转为n型，并且电流会穿过反转为n型的区域(即沟道)而流通。
在先技术文献
专利文献
专利文献1：日本特开2006-128507号公报
发明内容
发明所要解决的课题
在专利文献1的MOSFET中，沟道长度根据体区的厚度而发生变化。即，越减薄体区的厚度，则沟道长度变得越短，在MOSFET中产生的损耗变得越小。此外，体区的厚度也会影响到击穿电压。即，当在将MOSFET断开的状态下使漏极电压上升时，耗尽层会从体区与漂移区的界面伸展到体区内。当进一步使漏极电压上升时，耗尽层会到达源极区域。即，会产生源极区域与漂移区之间通过耗尽层而被连接的状态(所谓的击穿)。当产生击穿时，会产生漏电流，而成为问题。产生击穿时的漏极电压为击穿电压。体区的厚度越厚，则击穿电压变得越高(即，被改善)。即，为了缩短沟道长度而需要减薄体区的厚度，另一方面，为了增高击穿电压而需要增厚体区的厚度。如此，现有技术中沟道长度与击穿电压处于此消彼长的关系。该此消彼长的关系在p沟道型的MOSFET或IGBT等具有栅电极的各种半导体装置中也同样会产生。因而，在说明书中提供一种能够对该此消彼长的关系进行改善的技术。
用于解决课题的方法
本说明书所公开的半导体装置具有：半导体基板，其在表面上形成有沟槽；栅绝缘层，其覆盖所述沟槽的内表面；栅电极，其被配置在所述沟槽内。在所述沟槽的侧面上形成有高低差。所述沟槽的所述侧面具有：位于与所述高低差相比靠上侧的上部侧面；所述高低差的表面；以及位于与所述高低差相比靠下侧的下部侧面。所述半导体基板具有第一区域、体区、第二区域、侧部区域。所述第一区域为在所述上部侧面处与所述栅绝缘层相接的第一导电型的区域。所述体区为，以从与所述第一区域相接的位置跨至与所述高低差相比靠下侧的位置的方式而被配置，并且在所述第一区域的下侧的所述上部侧面处与所述栅绝缘层相接的第二导电型的区域。所述第二区域为，被配置于所述体区的下侧，并在所述下部侧面处与所述栅绝缘层相接的第一导电型的区域。所述侧部区域为，在所述高低差的表面处与所述栅绝缘层相接，并与所述第二区域相连的第一导电型的区域。
另外，在本说明书中，“上侧”的含义为形成有沟槽的半导体基板的表面侧，“下侧”的含义为与形成有沟槽的半导体基板的表面为相反侧的表面侧。
在该半导体装置中，在沟槽的侧面上形成有高低差，在该高低差的位置处形成有第一导电型的侧部区域。侧部区域与体区的下侧的第二区域相连。由于体区的下端位于与高低差相比靠下侧处，因此侧部区域以从第二区域向上侧突出的方式而被配置。该半导体装置通过在第一区域与侧部区域之间的体区内形成沟道来进行开关。即，沟道长度通过从第一区域至侧部区域的距离而被规定。由于侧部区域与体区的下端相比向上侧突出，因此沟道长度与体区的厚度(即，从体区的下端到第一区域的距离)相比较短。即，在该半导体装置中，能够将沟道长度设定为与体区的厚度相比较小的值。此外，当将该半导体装置断开时，耗尽层会从第二区域与体区的界面向体区内伸展。因此，击穿电压通过体区的厚度(即，从体区的下端到第一区域的距离)而被规定。如上所述，体区的厚度与沟道长相比较长。即，能够独立于沟道长度而改善击穿电压。如上文所说明的那样，根据该半导体装置，能够克服现有的沟道长度与击穿电压的此消彼长的关系而改善沟道长度与击穿电压。例如，在将沟道长度设为与现有技术相同的情况下，能够将击穿电压设为与现有技术相比较高。此外，例如，在将击穿电压设为与现有技术相等的情况下，能够将沟道长度设为与现有技术相比较短。
此外，本说明书提供一种方法，其为制造半导体装置的方法。该方法具有沟槽形成工序、侧部区域形成工序、栅绝缘层形成工序、栅电极形成工序、第一区域形成工序。在所述沟槽形成工序中，在具有第一导电型的第二区域和被配置在所述第二区域上的第二导电型的体区的半导体基板上形成沟槽，所述沟槽贯穿所述体区并到达至所述第二区域，且在与所述第二区域相比靠上侧的侧面上具有高低差。在所述侧部区域形成工序中，通过向所述高低差的表面注入第一导电型杂质，从而形成在所述高低差的表面上露出并与所述第二区域相连的第一导电型的侧部区域。在所述栅绝缘层形成工序中，形成覆盖所述沟槽的内表面的栅绝缘层。在所述栅电极形成工序中，在所述沟槽内形成栅电极。在所述第一区域形成工序中，所述半导体基板中形成第一导电型的第一区域。在所述半导体装置中，所述第一区域在位于与所述高低差相比靠上侧的所述沟槽的所述侧面处与所述栅绝缘层相接。
根据该方法，能够制造出具有侧部区域的半导体装置。
附图说明
图1为实施例1的半导体装置10的纵剖面图。
图2为上部区域26b以及下部区域26c形成后的半导体基板12的纵剖视图。
图3为沟槽34形成后的半导体基板12的纵剖视图。
图4为p型离子注入工序中的半导体基板12的纵剖视图。
图5为底部绝缘层38a形成后的半导体基板12的纵剖视图。
图6为n型离子注入工序中的半导体基板12的纵剖视图。
图7为侧部绝缘膜38b及栅电极40形成后的半导体基板12的纵剖视图。
图8为源极区域22以及高浓度区域26a形成后的半导体基板12的纵剖视图。
图9为实施例2的半导体装置的纵剖视图。
图10为实施例3的半导体装置的纵剖视图。
图11为低浓度区域26d形成后的半导体基板12的纵剖视图。
图12为沟槽134形成后的半导体基板12的纵剖视图。
图13为沟槽34形成后的半导体基板12的纵剖视图。
图14为n型离子注入工序中的半导体基板12的纵剖视图。
具体实施方式
实施例1
如图1所示，实施例1所涉及的半导体装置10具有半导体基板12、被形成在半导体基板12的表面12a以及背面12b上的电极、绝缘层等。半导体基板12通过4H型的SiC而被构成。
在半导体基板12的表面12a上形成有源极电极80。在半导体基板12的背面12b上形成有漏极电极84。漏极电极84覆盖背面12b的大致全部区域。
各沟槽34具有侧面50。在沟槽34的侧面50上形成有高低差35。沟槽34的侧面50具有与高低差35相比靠上侧的上部侧面50a、高低差35的表面50b、与高低差35相比靠下侧的下部侧面50c。高低差35的表面50b以随着靠近沟槽34的宽度方向上的中心C1而向下侧位移的方式倾斜。即，被形成在沟槽34的两侧的侧面50上的一组高低差35的表面50b倾斜为锥形形状。虽然上部侧面50a与下部侧面50c略微倾斜为锥形形状，但仍沿着半导体基板12的厚度方向而延伸。
在各沟槽34内形成有栅绝缘层38、栅电极40。栅绝缘层38具有底部绝缘层38a与侧部绝缘膜38b。底部绝缘层38a为被形成于沟槽34的底部的较厚的绝缘层。底部绝缘层38a被形成在与高低差35相比靠下侧的沟槽34内。底部绝缘层38a的上侧的沟槽34的侧面50通过侧部绝缘膜38b而被覆盖。即，侧部绝缘膜38b覆盖上部侧面50a与高低差35的表面50b。侧部绝缘膜38b与底部绝缘层38a相连。在底部绝缘层38a的上侧的沟槽34内配置有栅电极40。栅电极40通过侧部绝缘膜38b以及底部绝缘层38a而与半导体基板12绝缘。栅电极40的上表面通过层间绝缘层36而被覆盖。栅电极40通过层间绝缘层36而与源极电极80绝缘。
在半导体基板12内形成有源极区域22、体区26、漂移区28、漏极区域30、底部区域32以及侧部区域33。
在半导体基板12中形成有多个源极区域22。源极区域22为n型区域。源极区域22被形成在与沟槽34相邻的位置处。源极区域22在沟槽34的上部侧面50a处与侧部绝缘膜38b相接。源极区域22被形成在露出于半导体基板12的表面12a的范围内。源极区域22与源极电极80欧姆接触。
体区26被形成在源极区域22的侧方以及下侧，并与源极区域22相接。体区26为p型区域，并具有高浓度区域26a、上部区域26b、下部区域26c。高浓度区域26a具有与上部区域26b以及下部区域26c相比较高的p型杂质浓度。高浓度区域26a被形成在源极区域22的侧方，并在半导体基板12的表面12a上露出。高浓度区域26a与源极电极80欧姆接触。上部区域26b被形成在源极区域22以及高浓度区域26a的下侧。上部区域26b在源极区域22的下侧的沟槽34的上部侧面50a处与侧部绝缘膜38b相接。上部区域26b的p型杂质浓度与高浓度区域26a的p型杂质浓度相比较低。上部区域26b的p型杂质浓度被调节为，当使栅电极40的电位上升时，能够使侧部绝缘膜38b附近的上部区域26b反转为n型的浓度。下部区域26c被形成在上部区域26b的下侧。下部区域26c的p型杂质浓度与上部区域26b的p型杂质浓度相比较低。下部区域26c与上部区域26b的边界27位于高低差35的深度处。即，将边界27向沟槽34侧延长的延长线与高低差35交叉。
漂移区28为以低浓度含有n型杂质的n型区域。漂移区28的n型杂质浓度与源极区域22的n型杂质浓度相比较低。漂移区28被形成在下部区域26c的下侧，并与下部区域26c相接。漂移区28从下部区域26c的下端的位置起扩展至与沟槽34的下端相比靠下侧处。漂移区28通过体区26而与源极区域22分离。漂移区28在下部侧面50c处与底部绝缘层38a相接。
侧部区域33为n型区域。侧部区域33被形成在高低差35的下侧。侧部区域33被形成在露出于高低差35的表面50b与高低差35附近的下部侧面50c的范围内。侧部区域33在高低差35的表面50b的整个区域与侧部绝缘膜38b相接。此外，侧部区域33在高低差35附近的下部侧面50c处与底部绝缘层38a相接。侧部区域33从高低差35的表面50b向下侧延伸。侧部区域33与上部区域26b以及下部区域26c相接。此外，侧部区域33的下端部与漂移区28相连。
上述的源极区域22、上部区域26b以及侧部区域33隔着侧部绝缘膜38b而与栅电极40对置。
底部区域32为p型区域。底部区域32被形成在露出于各沟槽34的底面54的位置处。底部区域32在沟槽34的底面54的整个区域与底部绝缘层38a相接。底部区域32的周围被漂移区28包围。各底部区域32通过漂移区28而与体区26及侧部区域33分离。底部区域32不与任何电极相连接，从而底部区域32的电位被设为浮置电位。
漏极区域30为以高浓度含有n型杂质的n型区域。漏极区域30的n型杂质浓度与漂移区28的n型杂质浓度相比较高。漏极区域30被形成在漂移区28的下侧。漏极区域30与漂移区28相接，并通过漂移区28而与体区26、底部区域32及侧部区域33分离。漏极区域30被形成在露出于半导体基板12的背面12b的范围内。漏极区域30与漏极电极84欧姆接触。
接下来，对半导体装置10的动作进行说明。在半导体基板12内，通过源极区域22、体区26、漂移区28、侧部区域33、漏极区域30、栅电极40以及栅绝缘层38等而形成了n沟道型的MOSFET。当使半导体装置10工作时，向漏极电极84施加与源极电极80相比较高的电位。然后，当向栅电极40施加阈值以上的电位时，MOSFET将导通。即，在与侧部绝缘膜38b相接的范围内的体区26中(即，上部区域26b)形成有沟道。由此，电子从源极电极80起，经由源极区域22、沟道、侧部区域33、漂移区28以及漏极区域30而朝向漏极电极84流通。
在该半导体装置10中，在与侧部绝缘膜38b相接的位置处，形成有与漂移区28相比向上侧突出的侧部区域33。在体区26中所形成的沟道将源极区域22与侧部区域33连接。即，源极区域22与侧部区域33之间的距离相当于沟道长度。通过形成侧部区域33，使得沟道长度短于漂移区28与源极区域22之间的体区26的厚度。因此，在该半导体装置10中，在沟道中产生的损耗与现有技术相比较小。
当使栅电极40的电位降低至低于阈值的电位时，沟道会消失，从而MOSFET断开。于是，耗尽层从体区26与漂移区28的边界部的pn结29扩展至体区26内以及漂移区28内。从pn结29延伸至漂移区28内的耗尽层到达至底部区域32。于是，耗尽层从底部区域32扩展至其周围的漂移区28内。即，通过底部区域32而促进了耗尽层向漂移区28内的伸展。之后，耗尽层扩展至漂移区28的几乎全部区域。由于如上述那样通过底部区域32而促进了耗尽层的伸展，从而防止了在栅绝缘层38的附近产生较高的电场的情况。由此，提高了半导体装置10的耐电压特性。
此外，在通常的使用状态下，从pn结29延伸至体区26内的耗尽层不会到达至源极区域22。即，从pn结29延伸至体区26内的耗尽层的伸展以耗尽层的上端位于上部区域26b内的状态而停止。然而，根据连接有半导体装置10的电路的动作状态，存在漏极电极84的电位变得极高的情况。当这种极高的电位被施加于漏极电极84时，存在从pn结29而延伸至体区26内的耗尽层到达至源极区域22的情况。即，产生击穿。在本实施例的半导体装置10中，由于从漂移区28至源极区域22的距离(即，从pn结29至源极区域22的距离)足够长，因此击穿电压较高。因而，在该半导体装置10中不易产生击穿。
如以上所说明的那样，在本实施例的半导体装置10中，体区26的厚度足够厚，由此充分地确保了从漂移区28到源极区域22的距离。由此，实现了较高的击穿电压。此外，在半导体装置10中，在与侧部绝缘膜38b相接的位置处形成有从漂移区28向上侧突出的n型的侧部区域33。因此，尽管体区26的厚度较厚，沟道长度(即从源极区域22到侧部区域33的距离)也较短。由此，实现了半导体装置10的低损耗化。如此，根据该半导体装置10的结构，能够独立地对击穿电压与沟道长度进行调节。能够同时实现较高的击穿电压和沟道中的损耗降低。
接下来，对半导体装置10的制造方法进行说明。半导体装置10由整体上具有与漂移区28大致相同的n型杂质浓度的n型的半导体基板12所制造。首先，通过注入p型杂质的离子，从而如图2所示那样在半导体基板12中形成下部区域26c与上部区域26b。下部区域26c以位于漂移区28上的方式而被形成。上部区域26b以位于下部区域26c上的方式而被形成。上部区域26b具有与下部区域26c相比较高的p型杂质浓度。在该阶段，上部区域26b在半导体基板12的表面12a上露出。
接下来，如图3所示，在半导体基板12的表面12a上形成蚀刻用掩膜70，并穿过蚀刻用掩膜70而对半导体基板12进行蚀刻。在此，通过各性异性的干蚀刻来对半导体基板12进行蚀刻。由此在半导体基板12的表面12a上形成沟槽34。另外，上部区域26b的p型杂质浓度与下部区域26c的p型杂质浓度相比较高。因此，上部区域26b中的蚀刻率与下部区域26c中的蚀刻率相比较高。换言之，上部区域26b与下部区域26c相比以高速被蚀刻。因此，当如图3所示那样形成到达至漂移区28的沟槽34时，上部区域26b中的沟槽34的宽度会变得与下部区域26c中的沟槽34的宽度相比较宽。其结果为，在上部区域26b与下部区域26c的边界27的深度处，于沟槽34的侧面上形成有高低差35。如此，在该方法中，利用由杂质浓度之差而产生的上部区域26b与下部区域26c的蚀刻率之差而形成在侧面50上具有高低差35的沟槽34。根据该方法，能够通过一次蚀刻处理来形成具有高低差35的沟槽34。此外，根据该方法，能够将高低差35的表面50b形成为以随着趋向于沟槽34的中心侧而向下侧位移的方式倾斜的形状。当蚀刻结束时，除去蚀刻用掩膜70。
接下来，如图4所示，在半导体基板12的表面12a上形成于离子注入用掩膜72，并穿过离子注入用掩膜72而向半导体基板12注入p型杂质。在此，向沟槽34内注入p型杂质。p型杂质被注入至沟槽34的底面54与高低差35的表面50b。由此，在露出于底面54的范围内形成有p型的底部区域32。此外，在露出于高低差35的表面50b的范围内形成有p型的侧部区域133。当离子注入结束时，除去离子注入用掩膜72。
接下来，在沟槽34内与半导体基板12上使绝缘层生长。在沟槽34内，绝缘层被无间隙地形成。接下来，通过对绝缘层进行蚀刻而去除半导体基板12上的绝缘层并且局部性地去除沟槽34内的绝缘层。在此，如图5所示，仅在与高低差35相比靠下侧处残留有绝缘层。残留的绝缘层成为底部绝缘层38a。
接下来，如图6所示，在半导体基板12的表面12a上形成离子注入用掩膜74，并穿过离子注入用掩膜74而向半导体基板12注入n型杂质。在此，向沟槽34内注入n型杂质。由于在与高低差35相比靠下侧的沟槽34内形成有底部绝缘层38a，因此n型杂质不会注入至沟槽34的底面54。在此，n型杂质被注入至高低差35的表面50b。以与图4中所说明的p型杂质注入相比较高的浓度的向高低差35的表面50b注入n型杂质。由此，使在高低差35的表面50b上露出的半导体区n型化。由此形成n型的侧部区域33。侧部区域33的下端与漂移区28相连。此外，如上所述，高低差35的表面50b以越趋向于沟槽34的中心侧越向下侧位移的方式而倾斜。由于高低差35的表面50b以该方式而倾斜，因此当向高低差35的表面50b注入n型杂质而形成侧部区域33时，能够使侧部区域33的上下方向(即，半导体基板12的厚度方向)上的宽度Z1扩宽。因此，侧部区域33的上下方向上的宽度Z1与底部区域32的上下方向上的宽度Z2相比较宽。当离子注入结束时，去除离子注入用掩膜74。
接下来，如图7所示，在与底部绝缘层38a相比靠上侧的沟槽34的侧面50上使侧部绝缘膜38b生长。当形成了侧部绝缘膜38b时，如图7所示那样在沟槽34内形成栅电极40。
当形成了栅电极40时，通过向半导体基板12的表面12a选择性地注入p型以及n型的杂质，从而如图8所示那样形成源极区域22与体区26的高浓度区域26a。接下来，在半导体基板12的表面12a上形成层间绝缘层36与源极电极80。然后，向半导体基板12的背面12b注入n型杂质而形成漏极区域30。然后，在半导体基板12的背面12b上形成漏极电极84。通过以上的工序而完成如图1所示的半导体装置10。
如上述说明的那样，根据该方法，能够通过单一的蚀刻处理而形成具有高低差35的沟槽34。因而，能够高效地制造出半导体装置10。
此外，根据该方法，能够将高低差35的表面50b形成为以随着趋向于沟槽34的中心而向下侧位移的方式倾斜的形状。因而，能够通过向高低差35的表面50b注入n型杂质，从而形成上下方向上的宽度Z1较宽的侧部区域33。当侧部区域33的上下方向上的宽度Z1较宽时，能够使侧部区域33相对漂移区28而向上侧较大地突出。因而，能够使沟道长度更短。
实施例2
在如图9所示的实施例2的半导体装置中，高低差35被配置在与上部区域26b和下部区域26c的边界27相比靠下侧处。高低差35被配置在与下部区域26c和漂移区28的边界的pn结29相比靠上侧处。实施例2的半导体装置的其他结构与实施例1的半导体装置10相同。由于在实施例2的半导体装置中也为侧部区域33与漂移区28相比向上侧突出，因而能够实现沟道长度与击穿电压的两立。此外，通过使形成沟槽34时的蚀刻时间与实施例1相比较长，从而能够如实施例2所示那样将高低差35配置于与上部区域26b和下部区域26c的边界27相比靠下侧处。
实施例3
在如图10所示的实施例3的半导体装置中，高低差35未倾斜。即，高低差35被形成为与半导体基板12的表面12a大致平行。此外，在实施例3的半导体装置中，与高浓度区域26a相比靠下侧的体区26仅具有低浓度区域26d。即，在实施例1中，与高浓度区域26a相比靠下侧的体区26具备上部区域26b与下部区域26c，与此相对，在实施例3中，与高浓度区域26a相比靠下侧的体区26(即低浓度区域26d)内的p型杂质浓度为大致均匀。低浓度区域26d的p型杂质浓度与高浓度区域26a的p型杂质浓度相比较低。由于在实施例3的半导体装置中，侧部区域33也与漂移区28相比向上侧突出，因此能够实现沟道长度与击穿电压的两立。
在实施例3的半导体装置的制造工序中，首先，如图11所示，通过注入p型杂质的离子而在半导体基板12中形成低浓度区域26d。接下来，如图12所示，在半导体基板12的表面12a上形成蚀刻用掩膜76，并穿过蚀刻用掩膜76而对半导体基板12进行蚀刻。在此，形成与图10的沟槽34相比较浅，且与沟槽34相比宽度较窄的沟槽134。在形成沟槽134之后，除去蚀刻用掩膜76。接下来，如图13所示，形成与沟槽134相比开口部的宽度较宽的蚀刻用掩膜78。然后，穿过蚀刻用掩膜78而对半导体基板12进行蚀刻。通过像这样以两个阶段来实施蚀刻，从而如图13所示那样，能够形成具有平坦的高低差35的沟槽34。在此，以高低差35位于与低浓度区域26d的下端相比靠上侧处的方式来形成沟槽34。之后，通过与实施例1相同的方式来对半导体基板12进行加工，从而能够获得如图10所示的半导体装置。
另外，在上述的各实施例的向高低差35注入n型杂质的工序中，也可以如图14所示那样，将掩膜74的开口部形成为与沟槽34相比宽度较宽，从而向与沟槽34相邻的半导体基板12的表面12a也注入n型杂质。由此，能够将源极区域22与侧部区域33同时形成。
另外，在上述的各实施例中，底部区域32的电位被设为浮置电位。然而，底部区域32也可以与预定的固定电位连接。
此外，虽然在上述的各实施例中，对n沟道型的MOSFET进行了说明，但也可以将本说明书所公开的技术应用于p沟道型的MOSFET中。
此外，虽然在上述的实施例1中，底部绝缘层38a的上端位于与pn结29相比靠上侧处，但底部绝缘层38a的上端也可以位于与pn结29相比靠下侧处。
对上述的各实施例的结构与本发明的结构之间的对应关系进行说明。实施例的源极区域22为本发明中的第一区域的一个示例。实施例的漂移区28为本发明中的第二区域的一个示例。
将本说明书所公开的技术特征在以下内容中进行列举。另外，以下的各技术特征分别为独立有用的特征。
在本说明书所公开的一个示例的结构中，高低差的表面以越趋向于沟槽的中心侧越向下侧位移的方式而倾斜。
根据这样的结构，能够使侧部区域的上下方向上的宽度较宽。由此，能够进一步改善沟道长度与击穿电压之间的此消彼长的关系。
在本说明书所公开的一个示例的结构中，体区具有上部区域和下部区域，所述下部区域与上部区域相比第二导电型杂质浓度较低，并且被配置在上部区域的下侧。高低差被形成在上部区域与下部区域的边界的位置处或与边界相比靠下侧处。
根据这样的结构，通过利用上部区域与下部区域的蚀刻率之差，从而能够通过一次蚀刻来形成具有高低差的沟槽。
在本说明书所公开的一个示例的结构中，体区具有被配置在第二区域上的下部区域和被配置在下部区域上且与下部区域相比第二导电型杂质浓度较高的上部区域。在形成沟槽的工序中，通过对半导体基板进行蚀刻，从而形成贯穿上部区域与下部区域并到达至第二区域的沟槽。
根据该结构，通过利用上部区域与下部区域的蚀刻率之差，从而能够通过一次蚀刻来形成具有高低差的沟槽。
在本说明书所公开的一个示例的结构中，在向高低差的表面注入第一导电型杂质的工序中，向与沟槽相邻的半导体基板的表面注入第一导电型杂质。
根据该结构，能够在对侧部区域注入第一导电型杂质的同时实施对第一区域的第一导电型杂质的注入。
在本说明书所公开的一个示例的结构中，制造方法还具有通过向沟槽的底面注入第二导电型杂质，从而形成在底面上露出的第二导电型的底部区域的工序。形成栅绝缘层的工序具有：在第二导电型杂质的注入后且在第一导电型杂质的注入前，在与高低差相比靠下侧的沟槽内形成底部绝缘层的工序；在第一导电型杂质的所述注入后，在与底部绝缘层相比靠上侧的沟槽的侧面处形成侧部绝缘膜的工序。
虽然在以上对实施方式进行了详细说明，但这些只不过是示例，并不对权利要求书作出限定。权利要求书中所记载的技术中包括对上文例示的具体示例进行了各种改变、变更的内容。
本说明书或附图中所说明的技术特征通过单独或各种组合来发挥技术上的有用性，并不限定于申请时权利要求所记载的组合。此外，本说明书或附图所例示的技术同时实现多个目的，并且实现其中一个目的本身便具有技术上的有用性。
符号说明
10：半导体装置；12：半导体基板；22：源极区域；26：体区；26a：高浓度区域；26b：上部区域；26c：下部区域；28：漂移区；30：漏极区域；32：底部区域；33：侧部区域；34：沟槽；35：高低差；36：层间绝缘层；38：栅绝缘层；38a：底部绝缘层；38b：侧部绝缘膜；40：栅电极。

Claims (7)

1.一种半导体装置，具有：
半导体基板，其在表面上形成有沟槽；
栅绝缘层，其覆盖所述沟槽的内表面；
栅电极，其被配置在所述沟槽内，
在所述沟槽的侧面上形成有高低差，
所述沟槽的所述侧面具有：位于与所述高低差相比靠上侧的上部侧面；所述高低差的表面；以及位于与所述高低差相比靠下侧的下部侧面，
所述半导体基板具有：
第一导电型的第一区域，其在所述上部侧面处与所述栅绝缘层相接；
第二导电型的体区，其以从与所述第一区域相接的位置跨至与所述高低差相比靠下侧的位置的方式而被配置，并且在所述第一区域的下侧的所述上部侧面处与所述栅绝缘层相接；
第一导电型的第二区域，其被配置于所述体区的下侧，并在所述下部侧面处与所述栅绝缘层相接；
第一导电型的侧部区域，其在所述高低差的表面处与所述栅绝缘层相接，并与所述第二区域相连。
2.如权利要求1所述的半导体装置，其中，
所述高低差的表面以越趋向于所述沟槽的中心侧越向下侧位移的方式而倾斜。
3.如权利要求1或2所述的半导体装置，其中，
所述体区具有上部区域和下部区域，所述下部区域与所述上部区域相比第二导电型杂质浓度较低，并且被配置在所述上部区域的下侧，
所述高低差被形成在所述上部区域与所述下部区域的边界的位置处或与所述边界相比靠下侧处。
4.一种方法，其为制造半导体装置的方法，并包括：
在具有第一导电型的第二区域和被配置在所述第二区域上的第二导电型的体区的半导体基板上形成沟槽的工序，所述沟槽贯穿所述体区并到达至所述第二区域，且在与所述第二区域相比靠上侧的侧面上具有高低差；
通过向所述高低差的表面注入第一导电型杂质，从而形成在所述高低差的表面上露出并与所述第二区域相连的第一导电型的侧部区域的工序；
形成覆盖所述沟槽的内表面的栅绝缘层的工序；
在所述沟槽内形成栅电极的工序；
在所述半导体基板中形成第一导电型的第一区域的工序，
在所述半导体装置中，所述第一区域在位于与所述高低差相比靠上侧的所述沟槽的所述侧面处与所述栅绝缘层相接。
5.如权利要求4所述的方法，其中，
所述体区具有：被配置在所述第二区域上的下部区域；以及被配置在所述下部区域上并且与所述下部区域相比第二导电型杂质浓度较高的上部区域，
在形成所述沟槽的工序中，通过对所述半导体基板进行蚀刻，从而形成贯穿所述上部区域与所述下部区域并到达至所述第二区域的沟槽。
6.如权利要求4或5所述的方法，其中，
所述方法还具有通过向所述沟槽的底面注入第二导电型杂质，从而形成在所述底面上露出的第二导电型的底部区域的工序，
形成所述栅绝缘层的工序具有：
在所述第二导电型杂质的所述注入后且在所述第一导电型杂质的所述注入前，在与所述高低差相比靠下侧的所述沟槽内形成底部绝缘层的工序；
在所述第一导电型杂质的所述注入后，在与所述底部绝缘层相比靠上侧的所述沟槽的所述侧面上形成侧部绝缘膜的工序。
7.如权利要求4至6中的任意一项所述的方法，其中，
在向所述高低差的表面注入第一导电型杂质的工序中，向与所述沟槽相邻的所述半导体基板的表面注入第一导电型杂质。
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