CN105611295B - 一种在soc上实现视频采集压缩传输的系统和方法 - Google Patents

一种在soc上实现视频采集压缩传输的系统和方法 Download PDF

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Abstract

本发明涉及一种在片上系统上实现视频采集压缩传输的系统和方法。该系统将PAL制式视频进行采集，经过H.264协议压缩后通过串口传输给电脑端，解码并同步显示；该系统包括视频采集、视频编码、码流传输和电脑端解码显示；视频采集是用模数转换器采集PAL制式视频得到数字视频信号，并从数字信号中分离出YUV4:2:0视频信号；视频编码是对得到的YUV4:2:0视频帧进行基于H.264协议的压缩编码；码流传输是将编码模块产生的压缩码流通过串口发送给电脑端程序；电脑端程序对接收的码流进行解码并实时显示图像。该系统具有的特点是：小型化，应用灵活；使用SOC处理器的两个CPU核分别进行编码和发送控制，处理能力强；使用FPGA进行视频采集分离并控制直接存储器访问传输。

Description

一种在SOC上实现视频采集压缩传输的系统和方法
技术领域
本发明涉及一种在SOC上实现视频采集压缩传输的系统和方法，属于视频压缩领域。
背景技术
当今社会快速发展，数字视频的存储与通信得到广泛应用，由于原始视频数据量巨大，有效的视频压缩非常有必要，可大大降低视频数据量，极大促进视频的存储和传输。
ARM+FPGA架构开始在图像视频压缩处理领域兴起，而Zynq系列特有的ARM+FPGA单芯片架构，Cortex-A9优秀的双核处理器性能，可进行复杂数字数据处理。但目前国内基于该架构进行的H.264视频采集压缩传输系统处于起步阶段，相关成果较少。如何基于硬件系统实现视频采集压缩传输是本领域亟待解决的技术问题。
发明内容
本发明的目的在于克服现有技术的不足，提供一种在SOC上实现视频采集压缩传输的系统和方法，在ZedBoard开发板的基础上完成视频采集压缩传输，提升整个系统视频处理速度，克服了其他一些方法中视频处理速度低的缺点。
本发明目的通过如下技术方案予以实现：
提供一种基于SOC芯片的视频压缩传输装置，包括AD模数转换器，SOC芯片和接口芯片；
所述AD模数转换器采集PAL模拟信号转换为数字信号，并将数字信号发送至SOC芯片；
SOC芯片包括采集模块、控制模块、通讯模块和数据压缩模块；
所述采集模块包括数据采集子模块、数据转换子模块、BRAM乒乓缓存器、第一DMA控制器和通讯控制器；数据采集子模块接收AD模数转换器输出的数字信号，采集为YUV4:2:2Plane格式信号，并发送给数据转换子模块；数据转换子模块接收YUV4:2:2Plane格式信号，并转换为YUV4:2:0Packet格式数字视频信号，发送给BRAM乒乓缓存器；BRAM乒乓缓存器接收YUV4:2:0Packet格式数字视频信号并存储于BRAM乒乓缓存中；所述第一DMA控制器控制第一直接序列存储将BRAM乒乓缓存器中的YUV4:2:0Packet格式数字视频信号发送至第一DDR缓存；
所述数据压缩模块包括第一DDR缓存、编码控制器、第二DDR缓存和片上RAM存储器；第一DDR缓存接收BRAM乒乓缓存器输出的YUV4:2:0Packet格式数字视频信号；编码控制器读取第一DDR缓存中存储的YUV4:2:0Packet格式数字视频信号，进行H.264编码，并将生成的H.264压缩码流存放到第二DDR缓存中；第二DDR缓存接收编码控制器发送的H.264压缩码流，并存储；控制模块控制第二直接序列存储将第二DDR缓存存储的H.264压缩码流发送至通讯模块；片上RAM存储器用于存储编码控制器发送的DDR缓存状态标志，控制模块循环读取片上RAM存储器中的DDR缓存状态标志，并在读取完成后更新DDR缓存状态标志；
所述通讯模块接收H.264压缩码流并发送至接口芯片；
所述接口芯片接收通讯模块输出的H.264压缩码流，并向外发送。
优选的，第一DDR缓存为双缓存，每个缓存大小设置为622080字节，其中每个缓存的1～414720字节区间用于存放Y分量，414721～518400字节区间存放U分量，518401～622080区间存放V分量；第二DDR缓存为多缓存，包括6个缓存，每个缓存大小设置为607.5千字节，按顺序存放压缩码流。
优选的，BRAM乒乓缓存器为双缓存；其中包括用于存储Y分量的两个存储缓存，分别为Ybuffer1和Ybuffer2，每个存储缓存大小为720字节；两个U分量存储缓存，分别为Ubuffer1和Ubuffer2，存储空间大小均为360字节；两个V分量存储缓存，分别为Vbuffer1和Vbuffer2，存储缓存大小均为360字节。
同时提供一种基于所述的基于SOC芯片的视频压缩传输装置的视频压缩传输方法，包括下列步骤：
(1)所述AD模数转换器采集PAL模拟信号转换为数字信号，并将数字信号发送至SOC芯片；
(2)数据采集子模块接收AD模数转换器输出的数字信号，采集为YUV4:2:2Plane格式信号，并发送给数据转换子模块；数据转换子模块接收YUV4:2:2Plane格式信号，并转换为YUV4:2:0Packet格式数字视频信号，发送给BRAM乒乓缓存器；
(3)所述第一DMA控制器控制第一直接序列存储(DMA)将BRAM乒乓缓存器中的YUV4:2:0Packet格式数字视频信号发送至第一DDR缓存；
(4)编码控制器(CPU0)读取第一DDR缓存中存储的YUV4:2:0Packet格式数字视频信号，进行H.264编码，并将生成的H.264压缩码流存放到第二DDR缓存中状态标志为“0”的缓存中，存储完成后，将片上RAM存储器中对应的缓存状态标志由“0”更新为“1”；
(5)控制模块(CPU1)循环读取片上RAM存储器中的DDR缓存状态标志，当某一缓存标志为“1”时，控制第二直接序列存储(DMA)将第二DDR缓存中所述标志为“1”缓存中存储的H.264压缩码流发送至通讯模块，并将所述缓存块标志由“1”更新为“0”；所述通讯模块接收H.264压缩码流并发送至接口芯片；所述接口芯片接收通讯模块输出的H.264压缩码流，并向外发送。
优选的，步骤(5)之后还包括，接口芯片将H.264压缩码流发送给上位机，上位机接收码流，解码后在显示器进行显示。
优选的，数据采集子模块按行采集YUV4:2:2Plane格式信号；并按行发送给转换子模块，数据转换子模块对奇数行信号进行YUV分离，存于BRAM乒乓缓存器中对应的Y空闲存储缓存、U空闲存储缓存和V空闲存储缓存；对偶数行信号只分离出Y分量，并存储到在BRAM乒乓缓存器中的Y空闲存储空间。
本发明与现有技术相比具有如下优点：
(1)本发明在采集一行视频的同时将YUV4:2:2Plane数据转换为YUV4:2:0Packet数据，并使用FPGA控制DMA传输，BRAM乒乓缓存器为双缓存，两个缓存一个存储数据，一个发送数据，节省了等待的时间，不占用处理器的时钟资源，提高了采集转换速度，能够实现视频数据实时转换。
(2)本发明采用第一DDR缓存解决了压缩速度与采集速度不匹配的问题，使压缩模块无需等待，能够连续压缩编码。
(3)本发明将编码与码流传输控制分开，编码使用CPU0，码流传输控制使用CPU1，极大提高了编码速度；CPU0和CPU1之间通过片上RAM进行控制信息交互，高效便捷，进一步提高了数据传输速度。
(4)由于通讯模块的传输速度慢于编码速度，本发明采用使用多缓存方式，协调编码与发送速度，提高通路系统运行速度。
(5)本发明采用SOC芯片，与单独微处理器MCU+FPGA的架构相比，开发更便捷，功耗更低，更适于电池供电的弹上环境。
(6)本发明能够适用于弹上-40°～60°温度范围的严苛环境要求，经温度循环试验表明，本发明的装置性能稳定，数据传输可靠；抗干扰能力强，使用于弹上恶劣的电磁辐射环境。
附图说明
图1为SOC视频采集压缩传输系统流程图；
图2为FPGA中数据采集部分示意图；
图3为每行YUV4:2:2Plane数据到YUV4:2:0Packet数据的转换图；
图4为将每行YUV4:2:0Packet数据通过DMA传输到DDR缓存的流程图；
图5为CPU1和CPU0通过片上RAM及第二DDR多缓存进行交互的示意图。
具体实施方式
基于SOC芯片的视频压缩传输装置如图1所示，包括AD模数转换器，接口芯片；所述AD模数转换器采集PAL模拟信号转换为数字信号，并将数字信号发送至SOC芯片；
SOC芯片包括采集模块、控制模块、通讯模块和数据压缩模块；
所述采集模块包括数据采集子模块、数据转换子模块、BRAM乒乓缓存器、第一DMA控制器和通讯控制器；数据采集子模块接收AD模数转换器输出的数字信号，采集为YUV4:2:2Plane格式信号，并发送给数据转换子模块；数据转换子模块接收YUV4:2:2Plane格式信号，并转换为YUV4:2:0Packet格式数字视频信号，发送给BRAM乒乓缓存器；BRAM乒乓缓存器接收YUV4:2:0Packet格式数字视频信号并存于BRAM乒乓缓存中；所述第一DMA控制器控制第一直接序列存储(DMA)将BRAM乒乓缓存器中的YUV4:2:0Packet格式数字视频信号发送至第一DDR缓存；
所述数据压缩模块包括第一DDR缓存、编码控制器(CPU0)、第二DDR缓存和片上RAM存储器；第一DDR缓存接收BRAM乒乓缓存器输出的YUV4:2:0Packet格式数字视频信号；编码控制器(CPU0)读取第一DDR缓存中存储的YUV4:2:0Packet格式数字视频信号，进行H.264编码，并将生成的H.264压缩码流存放到第二DDR缓存中；第二DDR缓存接收编码控制器(CPU0)发送的H.264压缩码流，并存储；控制模块(CPU1)控制第二直接序列存储(DMA)将第二DDR缓存存储的H.264压缩码流发送至通讯模块；片上RAM存储器用于存储编码控制器(CPU0)发送的DDR缓存状态标志，控制模块(CPU1)循环读取片上RAM存储器中的DDR缓存状态标志，并在读取完成后更新DDR缓存状态标志；所述通讯模块接收H.264压缩码流并发送至接口芯片；所述接口芯片接收通讯模块输出的H.264压缩码流，并向外发送。
FPGA中的数据采集部分如图2所示，模拟摄像头输出PAL制式模拟视频，将其作为AD的输入；AD对该信号转化后输出的为符合ITU-R.BT.656标准的8位数字视频信号。来自AD的数据经过FPGA的初始逻辑采集得到YUV4:2:2Plane视频。
YUV4:2:2Plane视频一帧为576行，数据流格式为首先传输288行奇数行数据，随后是288行偶数行数据。对于前面288奇数行部分，转换子模块依次进行YUV分离，如图3。YUV4:2:2Plane每行包含1440字节的颜色数据，每数据占1字节空间，需从中分出720个亮度Y分量数据，360个色度U分量数据,360个色度V分量数据；依次存于BRAM中3个颜色分量各自的空闲缓存中Xbuffer1或Xbuffer2中；然后对偶场288行，每行只需分离出720个Y分量存于空闲缓存Ybuffer1或Ybuffer2中。乒乓缓存工作原理为，在三个颜色分量各自缓存空间Xbuffer1(Xbuffer2)正被写入分离的颜色分量时，FPGA控制DMA将另外的Xbuffer2(Xbuffer1)中已写好的上一行数据传输至第一DDR缓存的相应Y、U和V的存储位置，如图4，使得BRAM存储器的写入和传输可同时进行。奇数行时，第一DDR缓存将BRAM乒乓缓存器传输的奇数行中的Y数据按隔行存入第一DDR缓存Y存储空间的奇数行地址，U、V信号连续存入第一DDR缓存U、V的存储地址；偶数行是，第一DDR缓存将BRAM乒乓缓存器传输的偶数行Y数据存到第一DDR缓存中Y存储地址的偶数行地址。
第一DDR缓存中写入完整一帧后，CPU0首先读取第一DDR缓存中的视频数据，进行编码工作，编码结束后，查询片上RAM的空闲缓存标志F0～F5(第二DDR缓存一共存在六个缓存块，每个缓存块对应一个标志，标志为1代表可读，0代表空闲可写)，将编码码流存放于第二DDR缓存的空闲缓存块(标志为0)中，写入完成后并将该对应标位置1，如图5所示，使用CPU1和CPU0分别进行压缩编码和第二DMA传输控制，二者数据交互使用多缓存机制，控制通过片上RAM交互。
CPU1负责编码码流的发送工作。CPU1对片上RAM的标志区进行轮询，当查询到某个缓存块的标记为可读(标志为1)时，开启DMA传输，将第二DDR缓存中对应缓存块储存的码流发送给RS422控制器，DMA传输完成后，将标志置0并启动RS422串口传输，将数据传输给电脑端程序。这样在CPU0编码当前帧并写入码流时，CPU1可同时将前一帧码流进行DMA传输并使用串口发送。
本发明的视频压缩传输装置成功应用于弹上视频采集存储，在温度循环试验及电磁干扰试验中，工作稳定。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (6)

1.一种基于SOC芯片的视频压缩传输装置，其特征在于包括AD模数转换器，SOC芯片和接口芯片；
所述AD模数转换器采集PAL模拟信号转换为数字信号，并将数字信号发送至SOC芯片；
SOC芯片包括采集模块、控制模块、通讯模块和数据压缩模块；
所述采集模块包括数据采集子模块、数据转换子模块、BRAM乒乓缓存器、第一DMA控制器和通讯控制器；数据采集子模块接收AD模数转换器输出的数字信号，采集为YUV4:2:2Plane格式信号，并发送给数据转换子模块；数据转换子模块接收YUV4:2:2Plane格式信号，并转换为YUV4:2:0Packet格式数字视频信号，发送给BRAM乒乓缓存器；BRAM乒乓缓存器接收YUV4:2:0Packet格式数字视频信号并存储于BRAM乒乓缓存中；所述第一DMA控制器控制第一DMA将BRAM乒乓缓存器中的YUV4:2:0Packet格式数字视频信号发送至第一DDR缓存；
所述数据压缩模块包括第一DDR缓存、编码控制器CPU0、第二DDR缓存和片上RAM存储器；第一DDR缓存接收BRAM乒乓缓存器输出的YUV4:2:0Packet格式数字视频信号；编码控制器CPU0读取第一DDR缓存中存储的YUV4:2:0Packet格式数字视频信号，进行H.264编码，并将生成的H.264压缩码流存放到第二DDR缓存中；第二DDR缓存接收编码控制器CPU0发送的H.264压缩码流，并存储；片上RAM存储器用于存储编码控制器CPU0发送的第二DDR缓存状态标志；
控制模块CPU1控制第二DMA将第二DDR缓存存储的H.264压缩码流发送至通讯模块；控制模块CPU1循环读取片上RAM存储器中的第二DDR缓存状态标志，并在读取完成后更新第二DDR缓存状态标志；
所述通讯模块读取第二DDR缓存中的H.264压缩码流并发送至接口芯片；
所述接口芯片接收通讯模块输出的H.264压缩码流，并向外发送。
2.根据权利要求1所述的基于SOC芯片的视频压缩传输装置，其特征在于：第一DDR缓存为双缓存，每个缓存大小设置为622080字节，其中每个缓存的1～414720字节区间用于存放Y分量，414721～518400字节区间存放U分量，518401～622080区间存放V分量；第二DDR缓存为多缓存，包括6个缓存，每个缓存大小设置为607.5千字节，按顺序存放压缩码流。
3.根据权利要求1所述的基于SOC芯片的视频压缩传输装置，其特征在于：BRAM乒乓缓存器为双缓存；其中包括用于存储Y分量的两个存储缓存，分别为Ybuffer1和Ybuffer2，每个存储缓存大小为720字节；两个U分量存储缓存，分别为Ubuffer1和Ubuffer2，存储空间大小均为360字节；两个V分量存储缓存，分别为Vbuffer1和Vbuffer2，存储缓存大小均为360字节。
4.一种基于权利要求1所述的基于SOC芯片的视频压缩传输装置的视频压缩传输方法，其特征在于包括下列步骤：
(1)所述AD模数转换器采集PAL模拟信号转换为数字信号，并将数字信号发送至SOC芯片；
(2)数据采集子模块接收AD模数转换器输出的数字信号，采集为YUV4:2:2Plane格式信号，并发送给数据转换子模块；数据转换子模块接收YUV4:2:2Plane格式信号，并转换为YUV4:2:0Packet格式数字视频信号，发送给BRAM乒乓缓存器；
(3)所述第一DMA控制器控制第一DMA将BRAM乒乓缓存器中的YUV4:2:0Packet格式数字视频信号发送至第一DDR缓存；
(4)编码控制器CPU0读取第一DDR缓存中存储的YUV4:2:0Packet格式数字视频信号，进行H.264编码，并将生成的H.264压缩码流存放到第二DDR缓存状态标志为“0”的缓存中，存储完成后，将片上RAM存储器中对应的缓存状态标志由“0”更新为“1”；
(5)控制模块CPU1循环读取片上RAM存储器中的DDR缓存状态标志，当某一缓存标志为“1”时，控制第二DMA将第二DDR缓存状态标志为“1”缓存中存储的H.264压缩码流发送至通讯模块，并将所述缓存状态标志由“1”更新为“0”；所述通讯模块读取第二DDR缓存中的H.264压缩码流并发送至接口芯片；所述接口芯片接收通讯模块输出的H.264压缩码流，并向外发送。
5.根据权利要求4所述的视频压缩传输方法，其特征在于：步骤(5)之后还包括，接口芯片将H.264压缩码流发送给上位机，上位机接收码流，解码后在显示器进行显示。
6.根据权利要求4所述的视频压缩传输方法，其特征在于：数据采集子模块按行采集YUV4:2:2Plane格式信号；并按行发送给转换子模块，数据转换子模块对奇数行信号进行YUV分离，存于BRAM乒乓缓存器中对应的Y空闲存储缓存、U空闲存储缓存和V空闲存储缓存；对偶数行信号只分离出Y分量，并存储到在BRAM乒乓缓存器中的Y空闲存储空间。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106528449B (zh) * 2016-10-13 2019-10-22 中国船舶工业系统工程研究院 一种应用于海洋物探的数据核心处理系统
CN107547904B (zh) * 2017-09-05 2020-09-18 苏州浪潮智能科技有限公司 一种基于FPGA的视频压缩中YUV数据8x8block转换方法及装置
CN108282646A (zh) * 2018-01-04 2018-07-13 郑州云海信息技术有限公司 一种视频采集压缩方法及系统
CN108924561A (zh) * 2018-07-30 2018-11-30 西安安国软件有限公司 基于h.264视频压缩标准的实时视频快速压缩方法
CN109688350A (zh) * 2019-02-25 2019-04-26 苏州长风航空电子有限公司 基于非制冷型红外热像仪的视频处理系统
CN110611843A (zh) * 2019-10-18 2019-12-24 成都中航信虹科技股份有限公司 视频处理方法和装置、视频接入网关及存储介质
CN111110966B (zh) * 2019-12-02 2022-05-27 湖南明康中锦医疗科技发展有限公司 多模块通信控制方法及呼吸支持设备
CN111726634B (zh) * 2020-07-01 2022-08-05 成都傅立叶电子科技有限公司 基于fpga的高分辨率视频图像压缩传输方法及系统
CN112839231B (zh) * 2021-01-15 2022-06-07 苏州浪潮智能科技有限公司 一种视频压缩传输方法和系统
CN113709489B (zh) * 2021-07-26 2024-04-19 山东云海国创云计算装备产业创新中心有限公司 一种视频压缩方法、装置、设备及可读存储介质
CN114679525A (zh) * 2022-03-24 2022-06-28 中电海康集团有限公司 一种用于自动驾驶系统的图像处理装置及图像采集系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101090504A (zh) * 2007-07-20 2007-12-19 清华大学 一种面向视频标准应用的编解码器
CN101790093A (zh) * 2010-03-16 2010-07-28 山东大学 一种利用sopc实现avs视频解码的装置及方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898443B2 (en) * 2007-12-05 2011-03-01 Qualcomm Incorporated Apparatus and methods using a linear memory model for encoder output buffers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101090504A (zh) * 2007-07-20 2007-12-19 清华大学 一种面向视频标准应用的编解码器
CN101790093A (zh) * 2010-03-16 2010-07-28 山东大学 一种利用sopc实现avs视频解码的装置及方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Optimizing video processing algorithm with multidimensional DMA based on multimedia DSP;SongYuan PAN et al;《ICCP 2010 Proceedings》;20101231;全文 *
基于DSP的嵌入式视频压缩硬件平台的设计与实现;易志华;《中国优秀硕士学位论文全文数据库 信息科技辑》;20090715;全文 *
基于H.264/AVC的实时视频编码发射SoC设计;何明亮;《中国优秀硕士学位论文全文数据库 信息科技辑》;20140315;全文 *

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