CN102075758B - 基于soc的mjpeg视频编解码系统及其方法 - Google Patents

Abstract

本发明涉及一种基于SOC的MJPEG视频编解码系统及其方法。它结构简单，成本低，以FPGA作为开发平台。它包括图像采集和转换装置，该装置与视频编解码FPGA平台连接，视频编解码FPGA平台与上位机进行通信；视频编解码FPGA平台还与存储模块以及显示模块和输入装置连接；图像采集和转换装置，实现视频数据的采集，将模拟视频信号转换成为符合ITU-R BT.656标准的数字信号；其中，视频编解码FPGA平台设有：视频编码模块、视频解码模块、IIC配置模块、Nios处理器、视频信号转换控制模块、视频信号控制模块、视频信号显示控制模块、输入输出端、UART模块、总线控制模块。

Description

基于SOC的MJPEG视频编解码系统及其方法

技术领域

本发明属于视频编解码领域，尤其涉及一种基于SOC的MJPEG视频编解码系统及其方法。

背景技术

目前的图像处理系统大体上可以分为两类，通用视频图像处理系统和专用图像处理系统。前者一般以通用计算机为基础，如工作站和微机等。其中很多都是以PC机为基础的处理系统。而专用处理系统一般是以嵌入式系统为基础设计的，通常加以DSP和可编程逻辑阵列以增加其系统的性能。

由于图像数据的特点就是数据量大，计算量大，非常耗时间。同时基于PC机的通用图像处理系统基本就是顺序执行的，因此这种系统能够处理的视频图像信号数量非常的有限，不利于扩展。通用视频图像处理系统的另一个缺点就是可移植性差，并且不方便进行系统升级。因为一般的通用视频图像处理系统都是以集成芯片搭建而成，一旦成品，将再也无法修改，而且不具备可编程的能力，无法再更具实际情况进行系统升级。所以，为提高处理能力和实际的应用能力，通用视频图像处理系统一般采用独立的图像处理卡和独立显存，但是这样就会使系统的体积增加，集成度和可靠性降低。

发明内容

本发明的目的就是为弥补现有技术的不足，提供一种结构简单，成本低，以FPGA作为开发平台的基于SOC的MJPEG视频编解码系统及其方法。

为实现上述目的，本发明采用如下技术方案：

一种基于SOC的MJPEG视频编解码系统，它包括图像采集和转换装置，该装置与视频编解码FPGA平台连接，视频编解码FPGA平台与上位机进行通信，进行单幅图像正确性的验证；视频编解码FPGA平台还与存储模块以及显示模块和输入装置连接；图像采集和转换装置，实现视频数据的采集，将模拟视频信号转换成为符合ITU-R BT.656标准的数字信号；其中，视频编解码FPGA平台设有：

视频编码模块，它与图像采集和转换装置连接，对接收的数字信号进行压缩编码；

视频解码模块，它与视频编码模块连接，现对压缩视频数据的解码；通过显示模块进行图像的显示；

IIC配置模块，它对图像采集和转换装置进行初始化配置；

Nios处理器，实现视频信号转换中控制程序和验证程序的编；

视频信号转换控制模块，它与Nios处理器和通讯模块连接，实现视频信号转换过程中的控制；

视频信号控制模块，它与视频解码模块连接，实现视频编解码过程中的信号控制；

视频信号显示控制模块，它与显示模块连接，实现显示过程中的信号控制；

输入输出端，它与输入装置和输入输出控制模块连接，输入输出控制模块实现信号输入输出的控制；

UART模块，它与视频信号转换控制模块和存储装置连接，实现数据之间的传输；

总线控制模块，它与视频信号控制模块和存储装置连接，为视频信号控制模块提供总线接口。

所述图像采集和转换装置包括摄像装置，以及与摄像装置连接的TVB5150芯片。

所述存储模块为SDRAM存储模块和FLASH存储模块，其中SDRAM存储模块与UART模块连接，FLASH存储模块与总线控制模块连接。SDRAM存储模块，主要实现压缩数据的缓存；FLASH存储模块，主要实现测试程序的下载存储。

所述通讯模块为RS232模块。

一种采用基于SOC的MJPEG视频编解码系统的工作方法，它的步骤为：

第一步先由摄像头采集视频数据信息，并经模数转换后，变为符合ITU-R BT.656标准的数字信号；

第二步将转换后的数字视频信息传送入SDRAM存储模块进行数据缓存；

第三步将缓存的部分数据送到视频编码模块进行编码；

第四步将编码后的数据送到视频解码模块进行解码；

第五步，将解码后的数据在显示模块显示出来，进而通过和前端摄像头采集视频信息的对比实时的验证视频信号的正确性。

所述第一步中，所述数字信号为8位Y:Cb:Cr＝4:2:2的数字信号，IIC配置模块配置TVB5150芯片输出同步行场信号，以用于显示模块显示图像。

所述第三步中，采用乒乓操作的方式对图像进行编码，即先将TVB5150芯片输出的数字信息中的2幅数字图像存在SDRAM存储模块中，然后将SDRAM存储模块中已经存储的两幅图像之中的一幅图像送到视频编码模块处理，与此同时，再从TVB5150芯片中取出一幅图像放到SDRAM存储模块中，这样SDRAM中一直存储两幅图像，而视频编码模块也一直在处理图像，这样就增加了系统的稳定性和处理速度。

所述第五步中，TVB5150芯片输出的行场同步信号将视频解码模块解压的信号在显示模块显示。

本发明的有益效果是：可以解决通用视频图像处理系统中存在的处理视频信号能力有限的问题，该系统可以实时的对视频信号进行处理，并采用乒乓操作对数据进行缓存操作，增加了视频信号的处理速度和稳定性，可以满足视频会议，视频传输等应用要求。同时还可以解决通用视频处理系统存在的体积过大的问题，该系统将处理器，视频编解码IP核，总线控制和数据存储全部集中在一个SOC系统中，可以有效的降低功耗和系统体积，更有效的将视频编解码这项技术应用到消费电子这个广阔的市场中。

附图说明

图1为本发明的结构框图；

图2为本发明的工作流程图；

图3为系统部分仿真波形；

图4为系统部分仿真波形；

图5a为原始BMP图像；

图5b为编码后JPEG图像。

其中，1.图像采集和转换装置，2.视频编解码FPGA平台，3.显示模块，4.上位机，5.输入装置，6.视频编码模块，7.Nios处理器，8.视频信号转换控制模块，9.视频信号控制模块，10.视频信号显示控制模块，11.IIC配置模块，12.视频解码模块，13.输入输出端，14.UART模块，15.总线控制模块，16.SDRAM存储模块，17.FLASH存储模块，18.RS232模块，19.输入输出控制模块。

具体实施方式

下面结合附图与实施例对本发明作进一步说明。

图1中，它包括图像采集和转换装置1，该装置与视频编解码FPGA平台2连接，视频编解码FPGA平台2与上位机4进行通信，进行单幅图像正确性的验证；视频编解码FPGA平台2还与存储模块以及显示模块3和输入装置5连接；图像采集和转换装置，实现视频数据的采集，将模拟视频信号转换成为符合ITU-R BT.656标准的数字信号；其中，视频编解码FPGA平台2设有：

视频编码模块6，它与图像采集和转换装置1连接，对接收的数字信号进行压缩编码；

视频解码模块12，它与视频编码模块6连接，现对压缩视频数据的解码；通过显示模块3进行图像的显示；

IIC配置模块11，主要实现对TVB5150的寄存器进行初始化配置；

Nios处理器7，实现视频信号转换中控制程序和验证程序的编；

视频信号转换控制模块8，它与Nios处理器7和RS232模块18连接，实现视频信号转换过程中的控制；

视频信号控制模块9，它与视频解码模块12连接，实现视频编解码过程中的信号控制；

视频信号显示控制模块10，它与显示模块3连接，实现显示过程中的信号控制；

输入输出端13，它与输入装置5(键盘)和输入输出控制模块19连接，输入输出控制模块19实现信号输入输出的控制；输入装置5主要实现某些控制信号正确性的验证；

UART模块14，它与视频信号转换控制模块8和存储装置连接，实现数据之间的传输；

总线控制模块15，它与视频信号控制模块9和存储装置连接，为视频信号控制模块9提供总线接口。

所述图像采集和转换装置1包括摄像装置，以及与摄像装置连接的TVB5150芯片。

所述存储模块为SDRAM存储模块16和FLASH存储模块17，其中SDRAM存储模块16与UART模块14连接，FLASH存储模块17与总线控制模块15连接；SDRAM存储模块，主要实现压缩数据的缓存；FLASH存储模块，主要实现测试程序的下载存储。

所述通讯模块为RS232模块18，实现视频编解码FPGA平台2与上位机4的通信；

如图2所示为系统的工作流程，第一步先由摄像头采集视频数据信息，第二步将采集的模拟视频信息送到TVB5150芯片中进行模数转换。第三步将转换后的数字视频信息传送入DDR进行数据缓存，第四步将缓存的部分数据送到编码IP核进行编码，第五步将编码后的数据送到解码IP核心进行解码，最后将解码后的数据在VGA显示出来。进而通过和前端摄像头采集视频信息的对比实时的验证视频信号的正确性。

该系统的工作过程中有三个地方比较关键，一个是前端的TVB5150芯片的设置，必须保证能识别PAL制式摄像头模拟信号之后，正确的输出ITU-R BT656格式的8位并行数字视频信号，这样才能保证后端的正确处理，该系统使用IIC协议对TV55150进行配置，不仅可以输出正确的数字信号，还可以输出满足后端显示的行场信号。另一个就是接受到数据之后的缓存，为了证明TVB5150输出数据的正确性，必须先对单幅图像进行硬件验证，该系统采用的方法就是PC通过串口将一幅BMP图像传入DDR内存，然后再将DDR内存中的数据读出来，传到PC上验证数据的正确性，再将DDR内存的数据传给编码IP模块，经过压缩处理之后再通过串口传给PC，如果是正确的JPEG图像信息，则表明TVB5150输出的正确的数字信息，同时也保证了编码模块的正确性。最后一个就是解码模块对前端行场信号的同步处理，再经过解码之后，传送出的数据必须和前面的行场信号进行配合才可以在VGA成功的显示。

图3为解码模块头文件解析部分的仿真波形，其中0xFFC4表示为DHT段，其后的0x00与0x1d表示了该段的总长度，0x00为下面huffman解码表的编号与类型，再其后的0x00、0x01、0x05、0x01等为该huffman解码器的码字长度部分，由图中可以看出，在读取码字长度部分时，RAM单元的写使能正确置高电平，并随着字节的读取，写地址线上的地址依次加一。

图4为RGB输出的仿真波形，其中的OutPixelX与OutPixelY代表了当前输出像素在图像中的位置，OutR、OutG、OutB为当前像素点的RGB分量的值。通过对比视频编码的霍夫曼和量化表，可以在仿真图形中对比出解码的正确性，从而保证的解码的正确性。图5a、图5b为压缩前后的图像对比。图5a为压缩前的BMP图像，其大小为2.31M，图5b为压缩后的JPEG图像，其大小为198K，这样压缩之后就节约视频处理过程中的存储量和传输过程中的带宽。进而方便的时候视频信息的网络传输和在消费电子产品中的应用。

Claims (2)

1.一种基于SOC的MJPEG视频编解码系统，其特征是，它包括图像采集和转换装置，该装置与视频编解码FPGA平台连接，视频编解码FPGA平台与上位机进行通信，进行单幅图像正确性的验证；视频编解码FPGA平台还与存储模块以及显示模块和输入装置连接；图像采集和转换装置，实现视频数据的采集，将模拟视频信号转换成为符合ITU-R BT.656标准的数字信号；其中，视频编解码FPGA平台设有：

视频编码模块，它与图像采集和转换装置连接，对接收的数字信号进行压缩编码；

视频解码模块，它与视频编码模块连接，先对压缩视频数据的解码；通过显示模块进行图像的显示；

IIC配置模块，它对图像采集和转换装置进行初始化配置；

Nios处理器，实现视频信号转换中控制程序和验证程序的编译；

视频信号转换控制模块，它与Nios处理器和RS232模块连接，实现视频信号转换过程中的控制；

视频信号控制模块，它与视频解码模块连接，实现视频编解码过程中的信号控制；

视频信号显示控制模块，它与显示模块连接，实现显示过程中的信号控制；

输入输出端，它与输入装置和输入输出控制模块连接，输入输出控制模块实现信号输入输出的控制；

UART模块，它与视频信号转换控制模块和存储模块连接，实现数据之间的传输；

总线控制模块，它与视频信号控制模块和存储模块连接，为视频信号控制模块提供总线接口；

所述存储模块为SDRAM存储模块和FLASH存储模块，其中SDRAM存储模块与UART模块连接，FLASH存储模块与总线控制模块连接；SDRAM存储模块，主要实现压缩数据的缓存；FLASH存储模块，主要实现测试程序的下载存储；

所述图像采集和转换装置包括摄像装置，以及与摄像装置连接的TVB5150芯片。

2.一种采用权利要求1所述的基于SOC的MJPEG视频编解码系统的工作方法，其特征是，它的步骤为：

第一步先由摄像头采集视频数据信息，并经模数转换后，变为符合ITU-R BT.656标准的数字信号；所述数字信号为8位Y：Cb：Cr=4：2：2的数字信号，IIC配置模块配置TVB5150芯片输出同步行场信号，以用于显示模块显示图像；

第二步将转换后的数字视频信息传送入SDRAM存储模块进行数据缓存；

第三步将缓存的部分数据送到视频编码模块进行编码，TVB5150芯片的设置必须保证能识别PAL制式摄像头模拟信号之后,正确的输出ITU-R BT656格式的8位并行数字视频信号，这样才能保证后端的正确处理，该系统使用IIC协议对TV55150进行配置，不仅可以输出正确的数字信号，还可以输出满足后端显示的行场信号；

采用乒乓操作的方式对图像进行编码，即先将TVB5150芯片输出的数字信息中的2幅数字图像存在SDRAM存储模块中，然后将SDRAM存储模块中已经存储的两幅图像之中的一幅图像送到视频编码模块处理，与此同时，再从TVB5150芯片中取出一幅图像放到SDRAM存储模块中，这样SDRAM中一直存储两幅图像，而视频编码模块也一直在处理图像，这样就增加了系统的稳定性和处理速度；

第四步将编码后的数据送到视频解码模块进行解码；解码模块对前端行场信号的同步处理，再经过解码之后，传送出的数据必须和前面的行场信号进行配合才可以在VGA成功的显示；

第五步，将解码后的数据在显示模块显示出来，进而通过和前端摄像头采集视频信息的对比实时的验证视频信号的正确性，即TVB5150芯片输出的行场同步信号将视频解码模块解压的信号在显示模块显示。

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