CN105609556A - 晶体管及其制造方法 - Google Patents
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Abstract
本公开提供了一种晶体管及其制造方法。晶体管可以包括：栅介质层；设置在栅介质层的第一侧的栅极；以及设置在栅介质层与第一侧相对的第二侧的源极和漏极，其中，源极和漏极相对于栅极分别处于相对两侧从而彼此相对，且通过间隔而隔开，源极和漏极构成放电结构以从源极向漏极发射电荷，其中，栅极被配置为控制放电结构的电荷发射。
Description
技术领域
本申请涉及半导体领域，更具体地，涉及一种特殊沟道晶体管及其制造方法。
背景技术
随着半导体器件的不断缩小，常规的MOS(金属氧化物半导体)结构遇到越来越多的困难，例如器件的短沟道效应增大、漏电流增大、开关比过低等。为此，提出了不同的晶体管结构。
发明内容
鉴于上述问题，本公开提供了一种新型的晶体管以及制造方法。
根据本公开的一个方面，提供了一种晶体管，包括：栅介质层；设置在栅介质层的第一侧的栅极；以及设置在栅介质层与第一侧相对的第二侧的源极和漏极，其中，源极和漏极相对于栅极分别处于相对两侧从而彼此相对，且通过间隔而隔开，源极和漏极构成放电结构以从源极向漏极发射电荷，其中，栅极被配置为控制放电结构的电荷发射。
根据本公开的另一方面，提供了一种制造晶体管的方法，包括：设置栅介质层；在栅介质层的一侧形成栅极；以及在栅介质层的另一侧形成源极和漏极，其中，源极和漏极相对于栅极分别处于相对两侧从而彼此相对，且通过间隔而隔开，其中，将源极和漏极形成为可操作来发射电荷的放电结构。
根据本公开的再一方面，提供了一种电子设备，包括上述晶体管。
根据本公开的又一方面，提供了一种芯片系统(SoC)的制造方法，包括上述方法。
根据本公开的实施例，沟道并非如常规MOS晶体管中那样形成于半导体层中，而是形成于源极与漏极之间的间隔(其中可以是真空，或者填充有空气或其他气体)中。因此，可以实现较大的开关比以及较小的漏电流。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示意性示出了根据本公开实施例的晶体管的透视图；
图2(a)-2(i′)是示出了根据本公开实施例的制造晶体管的流程中一些阶段的示意图；以及
图3(a)-3(h)是示出了根据本公开另一实施例的制造晶体管的流程中一些阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种特殊沟道晶体管。该晶体管可以包括彼此相对且通过(例如，真空/空气/其他气体)间隔而彼此隔开的源极和漏极。源极和漏极之间可以通过发射电荷(例如，电子)而彼此电连通。即，从源极和漏极中一方发射的电荷可以越过间隔，从而到达源极和漏极中的另一方。在此，可以将发射电荷的一方称作源极，而将接收电荷的一方称作漏极。因此，源极和漏极之间的这种电荷路径类似于常规MOS晶体管中的“沟道”，但是处于(真空/空气/气体)间隔中。为发射电荷，源极和漏极可以构成放电结构。存在多种形式的放电结构，例如尖端形式的放电结构(例如，双方均为尖端，或者一方为尖端另一方为相对平缓表面，等等)。
同样可以如常规MOS晶体管中那样，可以设置栅极来控制沟道的通断。栅极可以位于栅介质层的一侧(称作“第一侧”)，而源极和漏极可以位于栅介质层的相对的另一侧(称作“第二侧”)。源极和漏极可以分别处于相对于栅极的相对两侧。栅极可以至少与沟道交迭。
根据一些实施例，源极与漏极之间的间隔的至少一部分可以形成为向着靠近栅介质层一侧而渐缩的形状，从而源极与漏极在栅介质层的表面处各自均具有相应的尖端。于是，可以在尖端之间形成放电结构。例如，在源漏区所在的硅层的晶面为(100)的情况下，可以利用(111)晶面来限定这种间隔。
这种晶体管可以形成于绝缘体上半导体(SOI)衬底上。SOI衬底可以包括依次堆叠的基底衬底、埋入绝缘层和SOI层。栅极可以形成于基底衬底中，栅介质层可以由埋入绝缘层形成，且源极和漏极可以形成于SOI层中。
这种晶体管例如可以如下来制造。具体地，可以设置栅介质层。例如，栅介质层可以设置在衬底上。可以在栅介质层的一侧形成栅电极，并在相对的另一侧形成源极和漏极。源极和漏极可以形成为上述形式，以便在它们之间可以形成上述沟道。
在一示例中，衬底可以包括SOI衬底。于是，栅介质层可以由埋入绝缘层构成。在这种情况下，可以在基底衬底中形成栅极，且在SOI层中形成源极和漏极。
源极和漏极可以如下形成。具体地，可以将SOI层构图为在其中形成向着靠近埋入绝缘层一侧而渐缩的开口，并对SOI层被开口露出的表面进行第一离子注入。由离子注入而形成的掺杂区可以形成源极和漏极。形成栅极可以包括经由所述开口对基底衬底进行第二离子注入。由离子注入形成的掺杂区可以形成栅极。第一离子注入和第二离子注入可以在同一操作中同时进行。
本公开的技术可以多种方式呈现，以下将描述其中一些示例。
图1是示意性示出了根据本公开实施例的晶体管的透视图。
如图1所示，晶体管100可以包括衬底102。衬底102可以包括各种合适的半导体材料，例如IV族半导体材料如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等。在此，以硅系材料为例进行描述。但是需要指出的是，本公开不限于此。在衬底102上，设置有栅介质层104。例如，栅介质层104可以包括氧化物(如，氧化硅)，等效氧化物厚度(EOT)为约1-20nm。
在栅介质层104的第一侧(在图1的示例中，下侧)，可以形成栅极(“G”)116。在该示例中，栅极116可以包括在衬底102中形成的掺杂区。在栅介质层104的相对的第二侧(在图1的示例中，上侧)，可以设置有另一半导体层106。半导体层106可以包括与衬底102相同或不同的合适半导体材料，如上所述半导体材料之一。根据一有利示例，衬底102、栅介质层104和半导体层106的叠层可以由绝缘体上半导体(SOI)衬底来提供。可以在该半导体层106中形成源极(“S”)114(S)和漏极(“D”)漏极114(D)。在该示例中，源极114(S)和漏极114(D)可以形成为半导体层106中的掺杂区。源极114(S)和漏极114(D)可以与栅极116具有相同的掺杂类型，例如p型或n型。
源极114(S)和漏极114(D)可以彼此相对，且通过间隔112而隔开。间隔112可以形成为向着靠近栅介质层一侧(在图1的示例中，从上向下)而渐缩的形状，从而源极与漏极在栅介质层的表面处各自均具有相应的尖端。间隔112可为约10-200nm的宽度(在其底侧)。源极114(S)和漏极114(D)可以包括沿间隔112的侧壁(即，半导体层106面对间隔112的表面)延伸的掺杂区。例如，在半导体层106为硅层，并且该硅层的晶面(在图1的示例中，上表面)为(100)的情况下，间隔112可以通过半导体层106的相对的(111)晶面来限定，并且该间隔在垂直于半导体层106的方向上的纵剖面呈现为上大下小的梯形。
这样，源极114(S)和漏极114(D)各自可以具有相应的尖端。在该示例中，尖端形成于栅介质层104的表面处，且彼此相对。这种彼此相对的尖端可以构成放电结构，从而当在这两个尖端之间施加一定的电势差时，可以从一个尖端向另一尖端放电。即，电荷(例如，电子)可以从一个尖端发射，且被另一尖端吸引，从而在两个尖端(即，源极和漏极)之间形成电流。在此，这种电流通路可以称作(真空)“沟道(CH)”。在该示例中，沟道CH包括间隔112的底部，即在栅介质层104表面处的部分。
这里需要指出的是，放电结构的构造不限于此。通常，在相对设置的两个电极之间施加足够的电势差，都可以导致发电现象。尖锐的电极构造有利于形成较强的电场密度，从而有助于放电的发生。例如，源极114(S)和漏极114(D)的相对表面也可以形成为阶梯形，从而间隔112的截面大致呈现倒“凸”形。
源极114(s)和漏极114(D)相对于栅极116分别处于相对两侧，且栅极116可以至少与沟道CH交迭。具体地，栅极116经由栅介质层104与沟道CH相对，以便有效控制沟道CH。此外，栅极116可以分别与源极114(s)和漏极114(D)有部分交迭。通过在栅极116上施加不同的偏置，可以控制沟道的通断。例如，在源极114(S)和漏极114(D)之间的电势差足以使它们形成的放电结构放电的情况下，当在栅极116上施加对源极114(S)和漏极114(D)之间的电场不利(即，使电场减弱)的电势时，可以中和一部分该电场，从而使得沟道不导通；而在从栅极116撤销该电势时，则可以使沟道导通。或者，在源极114(S)和漏极114(D)之间的电势差尚不足以使它们形成的放电结构放电的情况下，当在栅极116上施加对源极114(S)和漏极114(D)之间的电场有利(即，使电场增强)的电势时，可以增强该电场，从而使沟道导通；而在从栅极116撤销该电势时，则可以使沟道不导通。
源极和漏极还可以分别包括沿SOI层106的主表面延伸的延伸区108(S)和108(D)。这种延伸区可以包括与源极114(S)和漏极114(D)相同导电类型且与之连续的掺杂区。于是，可以经在延伸区108(S)和108(D)上形成的接触部120(SC)和120(DC)，分别向源极114(S)和漏极114(D)施加电信号。同样，栅极116也可以延伸超出沟道CH的范围，以便在其上形成接触部120(GC)。
根据本公开实施例的晶体管可以应用于各种电子设备。例如，通过集成多个这样的晶体管以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述晶体管的电子设备。电子设备还可以包括与晶体管配合的显示屏幕以及与晶体管配合的无线收发器等部件。这种电子设备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
图2(a)-2(i′)是示出了根据本公开实施例的制造晶体管的流程中一些阶段的示意图。
如图2(a)所示，可以提供SOI衬底200。该SOI衬底200可以包括依次堆叠的基底衬底2002(例如，硅)、埋入绝缘层2004(例如，氧化硅)和SOI层2006(例如，硅)。埋入绝缘层2004的厚度可以为约1-20nm。基底衬底2002和SOI层2006具有(100)的晶面。
尽管在此以SOI衬底为例进行描述，但是本公开不限于此。例如，可以在一体半导体衬底上形成绝缘层(例如，通过淀积或热氧化)，在绝缘层上淀积非晶硅，并可以对非晶硅进行结晶化处理以形成半导体层。或者，可以向体半导体衬底中注入氧，从而在其内部形成氧化层，该氧化层可以将衬底分成两部分。在此，只要能够提供半导体-绝缘层-半导体的结构即可。
在基底衬底2002中，可以通过例如离子注入，形成n型阱区2002-1和p型阱区2002-2。本领域技术人员知道多种方式来形成阱区，在此不再赘述。
在该示例中，示出了两个相邻的不同导电类型阱区，这是为了如下所述形成两个相邻的不同导电类型晶体管。但是，本公开不限于此。例如，可以形成更多或更少的相同或不同导电类型的晶体管。
接下来，如图2(b)所示，可以通过例如离子注入，在SOI层2006的主表面(即，顶面)处形成(重)p型掺杂区2008-1和(重)n型掺杂区2008-2。例如，这可以如下进行。具体地，可以利用掩膜层(例如，光刻胶)遮蔽SOI层2006与p型阱区2002-2相对应的表面，向SOI层2006未遮蔽的表面注入p型杂质如B或BF2，来形成p型掺杂区2008-1，之后可以去除掩膜层。同样，可以利用掩膜层(例如，光刻胶)遮蔽SOI层2006与n型阱区2002-1相对应的表面，向SOI层2006未遮蔽的表面注入n型杂质如P或As，来形成n型掺杂区2008-2，之后可以去除掩膜层。这两次注入操作的顺序可以改变。在以下，在需要对同一层的不同部分进行不同的掺杂时，可以同样如此进行(即，通过遮蔽第一部分，对不同的第二部分进行注入；然后通过遮蔽第二部分，对第一部分进行注入)，这在以下将不再赘述。
然后，如图2(c)所示，可以在SOI层2006的表面上例如通过淀积，形成硬掩膜层2010。硬掩膜层2010可以包括氮化物(例如，氮化硅)，厚度为约5-15nm。硬掩膜层2010可以通过例如光刻，被构图为在其中形成开口。在该示例中，所形成的开口分别位于n型阱区2002-1和p型阱区2002-2上方。
随后，如图2(d)所示，可以硬掩膜层2010为掩膜，对SOI层2006进行各向异性刻蚀。例如，这种刻蚀可以相对于SOI层2006的(111)表面2012s选择性进行，例如湿法刻蚀，例如EDP(乙二胺邻苯二酚)、KOH(氢氧化钾))和TMAH(羟化四甲铵)等溶液。这样，在SOI层2006中形成了间隔2012。由于刻蚀的方式，间隔2012的侧壁为SOI层2006的(111)表面2012s，从而间隔2012呈现从上向下渐缩的形状。于是，在埋入绝缘层2004的表面处，SOI层2006形成尖端2012T。这种尖端2012T可以形成放电结构，从而用来发射电荷如电子。
图2(d′)示出了图2(d)所示结构的俯视图。如图2(d′)所示，此时间隔2012尚为闭合形状。
然后，如图2(e)所示，可以在间隔2012的侧壁2012s上形成(重)p型掺杂的掺杂区2014-1和(重)n型掺杂的掺杂区2014-2。这种掺杂区例如可以按上述方式通过分别进行离子注入来形成。掺杂区2014-1可以与掺杂区2008-1彼此连续从而电连通，且掺杂区2014-2可以与掺杂区2008-2彼此连续从而电连通。
接着，如图2(f)所示，可以通过离子注入，经由间隔2012，在基底衬底2002中形成(重)p型掺杂的掺杂区2016-1和(重)n型掺杂的掺杂区2016-2。如该图中的实线箭头和虚线箭头所示，用于形成n型掺杂区和p型掺杂区的离子注入可以上述方式分别进行。掺杂区2016-1和掺杂区2016-2可以邻接埋入绝缘层2004，且由于经由间隔2012进行注入，从而可以自对准于间隔2012(即，沟道，如后所述)。这种掺杂区2016-1和掺杂区2016-2随后可以充当栅极。
随后，可以进行必要的构图，以实现所需的隔离，例如器件之间的隔离以及源极与漏极之间的隔离等。这例如可以如下进行。
具体地，如图2(g)所示，可以在图2(f)所示的结构上形成掩膜层，例如光刻胶PR。将该掩膜层PR构图为覆盖器件的有源区，并露出其他区域。图2(g′)在俯视图中示出了构图后掩膜层的形状。如图2(g′)所示，掩膜层可以露出闭合形的间隔2012的相对两侧(在该示例中，上下两侧)，以便在随后的处理中可以将间隔2012在这两侧的侧壁2012s切断，从而实现间隔2012另外两侧(在该示例中，左右两侧)的侧壁2012s(该侧壁上形成的掺杂区2014-1和2014-2随后可以充当源极和漏极)彼此电隔离。另外，在间隔2012的露出的两侧中，一侧(在该示例中，上侧)相对于另一侧(在该示例中，下侧)露出的较多，这是为了在该侧提供较大空间以便在该侧形成到栅极的接触部。另外，掩膜层还可以露出两个晶体管之间的一部分区域，以便在随后的处理中可以将SOI层2006在该区域切断，从而实现两个晶体管之间的电隔离。
在此需要指出的是，掩膜层PR的图案不限于此。可以根据设计需要来确定所需的电隔离。例如，相邻的晶体管之间可能彼此电连接，从而无需在它们之间进行电隔离。
接下来，如图2(h)所示，可以掩膜层PR为掩膜，进行电隔离构图。具体地，在未被掩膜层PR遮蔽的区域，可以通过例如反应离子刻蚀(RIE)，依次选择性刻蚀掩膜层2010、SOI层2006、埋入绝缘层2004。刻蚀还可以进入到基底衬底2002中一定的深度。于是，形成了电隔离沟槽2018。之后，可以去除掩膜层PR。
图2(h′)示出了图2(h)所示结构的俯视图。如图2(h′)所示，原本闭合形的间隔现在在其两侧(在该示例中，上下两侧)已经断开，留下了另外两侧(在该示例中，左右两侧)的侧壁，在这些侧壁处的掺杂区2014-1和2014-2可以作为源极和漏极。
这样，就得到了根据该实施例的p型晶体管(“pFET”)和n型晶体管(“nFET”)。pFET可以包括栅极2016-1、栅介质层2004以及彼此相对的源极和漏极2014-1。源极和漏极2014-1在靠近栅介质层2004的表面处形成尖端，从而构成放电结构，且因此在相对的尖端之间可以形成沟道CH(在该示例中，沟道可以处于间隔2012的底部即栅介质层2004的表面处)。同样地，nFET可以包括栅极2016-2、栅介质层2004以及彼此相对的源极和漏极2014-2。源极和漏极2014-2在靠近栅介质层2004的表面处形成尖端，从而构成放电结构，且因此在相对的尖端之间可以形成沟道CH(在该示例中，沟道可以处于间隔2012的底部即栅介质层2004的表面处)。
在该示例中，栅极2016-1和2016-2在沟道区两侧(在该示例中，上下两侧)可以露出。但是，本公开不限于此。例如，在上述电隔离构图中，可以不刻蚀埋入绝缘层2004，从而栅极被埋入绝缘层2004遮挡。
随后，如图2(i)和2(i′)所示，可以形成到栅极以及源极和漏极的接触部2020。接触部2020可以包括金属如W、Cu或其组合等。
图3(a)-3(h)是示出了根据本公开另一实施例的制造晶体管的流程中一些阶段的示意图。
如图3(a)所示，可以提供SOI衬底300。该SOI衬底300可以包括依次堆叠的基底衬底3002(例如，硅)、埋入绝缘层3004(例如，氧化硅)和SOI层3006(例如，硅)。关于该衬底的详情，例如可以参见以上结合图2(a)的描述。同样，在基底衬底3002中，可以形成n型阱区3002-1和p型阱区3002-2。
然后，如图3(b)所示，可以在SOI层3006的表面上例如通过淀积，形成硬掩膜层3010。硬掩膜层3010可以被构图为在其中形成开口。关于硬掩膜层3010的详情，例如可以参见以上结合图2(c)的描述。
随后，如图3(c)所示，可以硬掩膜层3010为掩膜，对SOI层3006进行各向异性刻蚀。例如，这种刻蚀可以相对于SOI层3006的(111)表面3012s选择性进行，从而间隔3012呈现从上向下渐缩的形状。于是，在埋入绝缘层3004的表面处，SOI层3006形成尖端3012T。这种尖端3012T可以形成放电结构层，从而用来发射电荷如电子。
图3(c′)示出了图3(c)所示结构的俯视图。如图3(c′)所示，此时间隔3012尚为闭合形状。
然后，如图3(d)所示，可以通过例如离子注入，在间隔3012的侧壁3012s上形成(重)p型掺杂的掺杂区3014-1和(重)n型掺杂的掺杂区3014-2。此外，离子注入可以经由间隔2012，穿过埋入绝缘层3004，而在基底衬底3002中形成(重)p型掺杂的掺杂区3016-1和(重)n型掺杂的掺杂区3016-2。这种掺杂区2016-1和掺杂区2016-2随后可以充当栅极。如该图中的实线箭头和虚线箭头所示，用于形成n型掺杂区和p型掺杂区的离子注入可以上述方式分别进行。
接着，如图3(e)所示，可以通过选择性刻蚀如RIE，去除硬掩膜层3010，露出SOI层3006的主表面，并可以通过例如离子注入，在露出的主表面上形成(重)p型掺杂的掺杂区3008-1和(重)n型掺杂的掺杂区3008-2。掺杂区3008-1可以与掺杂区3014-1彼此连续从而电连通，且掺杂区3008-2可以与掺杂区3014-2彼此连续从而电连通。
在此需要指出的是，掺杂区3008-1可以与掺杂区3014-1在同一操作中形成。例如，在以上结合图3(d)描述的操作中，注入的离子可以穿透硬掩膜层3010，从而对SOI层3006的表面进行掺杂。同样地，掺杂区3008-2可以与掺杂区3014-2在同一操作中形成。这样，在3(d)的操作之后，通过选择性去除硬掩膜层3010，即可得到图3(e)所示的结构。
随后，可以进行必要的构图，以实现所需的隔离，例如器件之间的隔离以及源极与漏极之间的隔离等。这例如可以如下进行。
具体地，如图3(f)所示，可以在图3(e)所示的结构上形成掩膜层，例如光刻胶PR。将该掩膜层PR构图为覆盖器件的有源区，并露出其他区域。图3(f′)在俯视图中示出了构图后掩膜层的形状。关于该掩膜层的形状，可以参见以上结合图2(g)和2(g′)的描述。
接下来，如图3(g)所示，可以掩膜层PR为掩膜，进行电隔离构图。具体地，在未被掩膜层PR遮蔽的区域，可以通过例如反应离子刻蚀(RIE)，依次选择性刻蚀掩膜层2010、SOI层2006、埋入绝缘层2004。刻蚀还可以进入到基底衬底2002中一定的深度。于是，形成了电隔离沟槽3018。之后，可以去除掩膜层PR。
图3(g′)示出了图3(g)所示结构的俯视图。如图3(g′)所示，原本闭合形的间隔现在在其两侧(在该示例中，上下两侧)已经断开，留下了另外两侧(在该示例中，左右两侧)的侧壁，在这些侧壁处的掺杂区3014-1和3014-2可以作为源极和漏极。
这样，就得到了根据该实施例的p型晶体管(“pFET”)和n型晶体管(“nFET”)。该实施例的pFET和nFET与图2(h)和2(h′)所示的pFET和nFET基本上相同，除了在源极/漏极的延伸区上不包括硬掩膜层2010之外。
随后，如图3(h)所示，可以形成到栅极以及源极和漏极的接触部3020。接触部3020可以包括金属如W、Cu或其组合等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造晶体管的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (23)
1.一种晶体管，包括：
栅介质层；
设置在栅介质层的第一侧的栅极；以及
设置在栅介质层与第一侧相对的第二侧的源极和漏极，
其中，源极和漏极相对于栅极分别处于相对两侧从而彼此相对，且通过间隔而隔开，
源极和漏极构成放电结构以从源极向漏极发射电荷，其中，栅极被配置为控制放电结构的电荷发射。
2.根据权利要求1所述的晶体管，其中，所述放电结构形成为尖端的形式。
3.根据权利要求2所述的晶体管，其中，源极与漏极之间的间隔的至少一部分形成为向着靠近栅介质层一侧而渐缩的形状，从而源极与漏极在栅介质层的表面处各自均具有相应的尖端。
4.根据权利要求1所述的晶体管，其中，栅极、源极和漏极被掺杂为具有相同的导电类型。
5.根据权利要求1所述的晶体管，其中，所述电荷包括电子。
6.根据权利要求1所述的晶体管，其中，所述晶体管形成于绝缘体上半导体SOI衬底上，该SOI衬底包括基底衬底、埋入绝缘层和SOI层，
其中，栅极形成于基底衬底中，栅介质层由埋入绝缘层形成，且源极和漏极形成于SOI层中。
7.根据权利要求6所述的晶体管，其中，SOI层为硅层，取(100)晶面，所述间隔的至少一部分由硅的(111)晶面限定。
8.根据权利要求7所述的晶体管，其中，栅极包括形成于基底衬底中的掺杂区，源极和漏极包括沿(111)表面延伸的掺杂区。
9.根据权利要求8所述的晶体管，还包括：沿SOI层的(100)表面延伸、与沿(111)表面延伸的掺杂区连续并具有相同导电类型的另一掺杂区。
10.根据权利要求1所述的晶体管，其中，所述间隔的宽度为约10nm-200nm。
11.根据权利要求1所述的晶体管，其中，所述间隔为真空。
12.一种制造晶体管的方法，包括：
设置栅介质层；
在栅介质层的一侧形成栅极；以及
在栅介质层的另一侧形成源极和漏极，其中，源极和漏极相对于栅极分别处于相对两侧从而彼此相对，且通过间隔而隔开，
其中，将源极和漏极形成为可操作来发射电荷的放电结构。
13.根据权利要求12所述的方法，其中，所述放电结构形成为尖端的形式。
14.根据权利要求13所述的方法，其中，将源极与漏极之间的间隔的至少一部分形成为向着靠近栅介质层一侧而渐缩的形状，从而源极与漏极在栅介质层的表面处各自均具有相应的尖端。
15.根据权利要求12所述的方法，其中，在绝缘体上半导体SOl衬底上形成所述晶体管，该SOl衬底包括基底衬底、埋入绝缘层和SOl层，
其中，在基底衬底中形成栅极，由埋入绝缘层形成栅介质层，且在SOI层中形成源极和漏极。
16.根据权利要求15所述的方法，其中，
形成源极和漏极包括：
将SOI层构图为在其中形成向着靠近埋入绝缘层一侧而渐缩的开口；以及
对SOI层被开口露出的表面进行第一离子注入，
形成栅极包括：
经由所述开口对基底衬底进行第二离子注入。
17.根据权利要求16所述的方法，其中，第一离子注入和第二离子注入在同一操作中进行。
18.根据权利要求16所述的方法，其中，对SOI层的构图使得(111)表面露出。
19.根据权利要求16所述的方法，其中，形成源极和漏极还包括：对SOI层与埋入绝缘层相对一侧的表面进行离子注入。
20.根据权利要求12所述的方法，其中，所述间隔为真空。
21.一种电子设备，包括如权利要求1-11之一的晶体管。
22.根据权利要求21所述的电子设备，还包括：与所述晶体管配合的显示屏幕和与所述晶体管配合的无线收发器。
23.一种芯片系统的制造方法，包括如权利要求12-20之一的方法。
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