CN105590654A - 易失性存储器电路的休眠模式操作 - Google Patents

易失性存储器电路的休眠模式操作 Download PDF

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CN105590654A CN201510745558.7A CN201510745558A CN105590654A CN 105590654 A CN105590654 A CN 105590654A CN 201510745558 A CN201510745558 A CN 201510745558A CN 105590654 A CN105590654 A CN 105590654A
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Abstract

本发明的方面针对用于操作易失性存储器电路的电路、装置和方法。根据示例实施例，装置包括易失性存储器电路和与易失性存储器电路耦合的控制电路。控制电路被配置为针对写入易失性存储器电路的数据块生成并存储奇偶校验数据。控制电路响应于第一控制信号，将易失性存储器电路置于休眠模式。响应于第二控制信号，控制电路将易失性存储器置为激活模式。进一步响应于第二控制信号，控制电路使用所存储的奇偶校验数据来检测并纠正易失性存储器中存储的数据块中的错误。

Description

易失性存储器电路的休眠模式操作
技术领域
各实施例的方面一般地涉及易失性存储器电路。
背景技术
功耗日益成为许多应用(尤其是那些涉及电池操作设备的应用)的设计考虑。用于降低功耗的一些方法在空闲时用休眠或待机模式来操作电路，在休眠或待机模式中，减少提供给电路的供电或将电源从电路断开。通过移除或减小供电，能够减小空闲电路的漏电流。然而，包括易失性存储器的系统可能需要当用休眠模式工作时保持存储在易失性存储器电路中的数据的状态。易失性存储器电路在各应用中用于存储数据。易失性存储器电路(例如SRAM存储单元)在向存储器电路供电时保留存储的数据值，但是当从存储器电路断开供电时则不保持所存储的数据值。这些及其他问题已经针对使用易失性存储器电路的多个应用提出了挑战。
发明内容
各示例实施例涉及用于操作易失性存储器电路的电路、装置和方法。根据示例实施例，装置包括易失性存储器电路和与易失性存储器电路耦合的控制电路。控制电路被配置为针对写入易失性存储器电路的数据块生成并存储奇偶校验数据。控制电路响应于第一控制信号，将易失性存储器电路置于休眠模式。在休眠模式中，将易失性存储器的电源电压设置为第一电压，易失性存储器电路中存储的数据块在第一电压下经受错误的引入。响应于第二控制信号，控制电路将易失性存储器置为激活模式。进一步响应于第二控制信号，控制电路使用所存储的奇偶校验数据来检测并纠正易失性存储器中存储的数据块中的错误。
另一示例实施例提供了一种操作易失性存储器的方法。针对写入易失性存储器电路的数据块生成并存储奇偶校验数据。响应于第一控制信号，将易失性存储器电路置于休眠模式。响应于第二控制信号，将易失性存储器置于激活模式。进一步响应于第二控制信号，使用所存储的奇偶校验数据来检测并纠正数据块中的错误。
在另一示例实施例中，装置包括易失性存储器电路。装置还包括用于针对写入易失性存储器电路的数据块生成并存储奇偶校验数据，用于响应于第一控制信号将易失性存储器电路置于休眠模式，用于响应于第二控制信号将易失性存储器置于激活模式，并进一步响应于第二控制信号来使用所存储的奇偶校验数据来检测并纠正数据块中的错误的电路装置。
附图说明
以上描述/总结并不用于描述本公开的每个实施例或每个实施方式。以下附图和详细描述还例示了多种实施例。
考虑到结合附图的以下详细描述，将更全面地理解多种示例实施例，附图中：
图1示出与一个或更多个实施例一致的具有易失性存储器和控制电路的第一设备的框图；
图2示出与一个或更多个实施例一致的具有易失性存储器和控制电路的第二设备的框图；
图3示出与一个或更多个实施例一致的由易失性存储器的控制电路使用的状态机；
图4示出与一个或更多个实施例一致的用于操作易失性存储器的过程；以及
图5示出与一个或更多个实施例一致的在激活模式中操作易失性存储器的过程。
具体实施方式
尽管这里讨论的多种实施例应该包括多种修改和备选形式，然而在附图中示例性地示出了并详细描述了实施例的多个方面。然而，应理解这么做的目的不是为了将本发明限于所述的具体实施例。相反，而是为了涵盖落在本公开范围内的所有修改、等同物和替换物，所述本公开范围包括由权利要求限定的多个方面。此外，贯穿本申请所用的术语“示例”仅是说明性的，而不是为了进行限制。
确信本公开的多个方面可应用于涉及易失性存储器电路的各种不同类型的装置、系统和方法。一些方面具体涉及适用于具有降低功耗的休眠模式的装置、系统和方法。尽管不必这样限制，然而可以通过对在该背景下对示例的讨论认识到本发明的多个方面。
诸如SRAM的易失性存储器电路需要特定阈值电源电压，以防止引入超出激活模式中能够由易失性存储器处理的最大数量的错误。随着降低电源电压，引入错误的数量增加。各实施例使用前向纠错(FEC)码来在从休眠模式醒来时促进对多个错误的恢复，所述错误的数量大于在激活模式中能够由存储器电路处理的最大值。从更大数量的错误恢复的能力，允许在休眠模式中进一步减小易失性存储器电路的电源电压，同时保持从可能引入的错误中恢复的能力。
在存储或传输之前，FEC码针对数据块生成冗余数据(被称为奇偶校验数据)。在数据块的传输或存储之后，FEC码使用奇偶校验数据来检测和/或恢复数据块中出现的错误。一些示例FEC码包括Hamming、Bose-Chaudhuri-Hochquenghem(BCH)、Reed-Solomon、Trellis和/或卷积码。一些纠错技术使用两个或更多个FEC码的组合，以增加能够恢复的错误的数量。ITU-TG.975.1I.4中所指出的一种示例组合实现了Reed-Solomon与BCH编码方案的级联。
在一些示例实施例中，装置包括易失性存储器电路和与易失性存储器电路耦合的控制电路。控制电路被配置为针对写入易失性存储器电路的数据块生成并存储奇偶校验数据。控制电路响应于第一控制信号降低提供给易失性存储器电路的电源电压，以将易失性存储器电路置于休眠模式。控制电路响应于第二控制信号，增加提供给易失性存储器电路的电源电压，以将易失性存储器电路置于激活模式。进一步响应于第二控制信号，控制电路使用所存储的奇偶校验数据来检测并纠正易失性存储器中存储的数据块中的错误。
在一些应用中，FEC还可以用于在激活模式中操作时防止在易失性存储器电路中引入错误。例如，FEC奇偶校验数据可以在数据块写入易失性存储器时生成，并用来在从易失性存储器读出数据块时纠正错误。然而，FEC奇偶校验数据的生成和从错误中恢复需要花费特定量的处理时间来执行。一般来说，随着纠错码所使用的奇偶校验比特的数量增加(以及能够纠正的错误的数量增加)，编码和解码操作所需的处理时间增加。由于应用通常需要存储器显示读取时间的低延迟，使用FEC恢复大量错误所需的处理时间可能是被禁止的。
在一些实施例中，控制电路被配置为：当易失性存储器在激活模式中操作时，使用较低延迟较低误码率的FEC码，并且当易失性存储器在休眠模式中操作时，使用较高延迟较高误码率FEC码。高误码率FEC码允许从当在休眠模式中操作易失性存储器时所引入的较大数量的错误恢复，代价是增加延迟。然而，从用户的角度，通常预计并容忍特定量的延迟，作为当从休眠模式醒来并重新存储系统的状态时的一次性代价。通过在休眠模式中使用较高延迟高误码率FEC码，与在激活模式中操作所需的电源电压相比，可以在休眠模式中降低易失性存储器的电源电压。
可以使用各种FEC码来纠正在睡眠和/或激活模式中引入的错误。在一些实施方式中，较低延迟低误码率FEC码可使用由较高延迟高误码率FEC码使用的奇偶校验数据的子集来从错误中恢复。例如，两个FEC码可以用具有不同数量的奇偶校验的同一编码算法。作为另一示例，较高延迟高误码率FEC码可以包括两个FEC码(例如Reed-Solomon和BCH)与针对两个FEC码中的每一个生成的奇偶校验数据的独立集合的级联。较低延迟较低误码率FEC码可以使用针对两个级联的FEC码中的一个的奇偶校验数据来执行纠错。在其他实施例中，较低延迟较低误码率FEC码和较高延迟高误码率FEC码使用彼此排他的奇偶校验数据的集合。可以在易失性存储器中存储或者可以在独立的易失性或非易失性存储器中存储针对FEC码的奇偶校验数据。
在一些实施例中，当用休眠模式操作时，控制电路可以把电源电压降至低于易失性存储器所要求的电源电压，以防止引入错误。例如，当在激活模式中操作易失性存储器时，控制电路可以将易失性存储器的电源电压设置为第一电压，该第一电压足以防止在由易失性存储器中所存储的数据中引入错误。当在休眠模式中操作易失性存储器时，控制电路可以将电源电压降至较低的第二电压，在较低的第二电压处可以在由易失性存储器电路存储的数据中引入错误。
不同的实施例可以使用各电路来调整提供给易失性存储器的电压源。在一个实施例中，装置可以包括选择电路，该选择电路被配置为将多个电压源中的所选电压源与易失性存储器连接。可以例如通过从控制电路输出的控制信号来指示电压源中的所选电压源。在其他实施例中，控制电路可以被配置为调整由与易失性存储器电路相连的可编程电压源输出的电压。
在一些实施方式中，控制电路可以将休眠模式的电压源设置为由在非易失性存储器中存储的值指示的固定电压电平。在其他实施例中，控制电路可以基于检测错误的速率来动态调整电压源的电压电平。例如，控制电路可以基于先前当从休眠模式醒来时所检测到的错误数量和能够通过FEC码恢复的最大错误的数量来确定休眠模式的电压电平。
现在转向图1，图1示出了与一个或多个实施例一致的具有易失性存储器和控制电路的第一设备的框图。设备100包括易失性存储器电路110和与易失性存储器电路耦合的控制电路120。控制电路120可以包括例如编程的或半编程的逻辑电路，所述编程的或半编程的逻辑电路被配置为通过执行包括针对写入易失性存储器电路的数据块生成并存储奇偶校验数据的过程，提供对由易失性存储器电路110所存储的数据的FEC保护。过程还响应于第一控制信号将易失性存储器电路110置于休眠模式。在休眠模式中，用于为易失性存储器供电的电源电压被设置为以下电压：处于该电压时在易失性存储器电路110中存储的数据块经受错误的引入。由控制电路120执行的过程将易失性存储器电路110从休眠模式唤醒，以响应于第二控制信号将电路置于激活模式。在对第二控制信号的进一步响应中，由控制电路120执行的过程使用所存储的奇偶校验数据来纠正易失性存储器中所存储的数据块中的错误。用这种方式，设备对在非易失性存储器电路110用休眠模式操作时可能已经发生的错误进行恢复。
图2示出了与一个或更多个实施例一致的具有易失性存储器和控制电路的第二设备的框图。设备200包括易失性存储器电路210和与易失性存储器电路耦合的控制电路220。控制电路220可以包括例如编程的或半编程的逻辑电路，所述编程的或半编程的逻辑电路被配置为通过执行包括针对写入易失性存储器电路的数据块生成并存储奇偶校验数据的过程，提供对由易失性存储器电路210所存储的数据的FEC保护。过程还响应于第一控制信号将易失性存储器电路210置于休眠模式。在休眠模式中，用于为易失性存储器供电的电源电压被设置为以下电压：处于该电压时在易失性存储器电路210中存储的数据块经受错误的引入。由控制电路220执行的过程将易失性存储器电路210从休眠模式唤醒，以响应于第二控制信号将电路置于激活模式。在对第二控制信号的进一步响应中，由控制电路220执行的过程使用所存储的奇偶校验数据来纠正易失性存储器中所存储的数据块中的错误。
在该示例中，控制电路220通过使较低的电源电压(VddLow)提供给易失性存储器电路210来将易失性存储器电路210置于休眠模式。相反，控制电路220通过使较高电源电压(VddHigh)提供给易失性存储器电路210来将易失性存储器电路210置于激活模式。
当易失性存储器电路用较低电源电压操作时，在易失性存储器电路中存储的数据块经受错误的引入。如先前所讨论的，在休眠模式中提供给易失性存储器电路210的较低的电源电压可以是以下电压电平：在该电压电平所导致的错误的数量大于在激活状态中可以由易失性存储器电路210处理的错误的数量。在该示例中，设备200包括选择电路230，选择电路230被配置为将由选择信号(Sel)指示的电压源(VddHigh和VddLow)之一与易失性存储器电路210的电源端连接。通过控制电路220来调整Sel，以将易失性存储器电路210设置为激活模式或休眠模式。例如，在一些实施方式中，逻辑电路(例如编程的或半编程的逻辑电路)可以将Sel信号设置为第一二进制值(例如逻辑0)-由此指示选择电路230向易失性存储器电路210提供VddLow。相反，控制电路220中的逻辑电路可以将Sel信号设置为第二二进制值(例如，逻辑1)-由此指示选择电路230向易失性存储器电路210提供VddHigh。
可以用各种电路布置来实现选择电路230。作为一个示例，选择电路可以包括相应的晶体管，以响应于Sel信号将相应的电源电压与易失性存储器电路210的电源端耦合。例如，选择电路230可以包括n型晶体管，该n型晶体管具有与VddHigh耦合的源极端、与易失性存储器电路210的电源端耦合的漏极端和进行耦合以接收Sel信号的栅极端。选择电路230可以包括p型晶体管，该p型晶体管具有与VddHigh耦合的源极端、与易失性存储器电路210的电源端耦合的漏极端和进行耦合以接收Sel信号的栅极端。当Sel被设置为逻辑1时，n型晶体管将VddHigh与电源端连接，并且p型晶体管将VddLow从电源端断开连接。相反，当Sel被设置为逻辑0时，n型晶体管将VddHigh从电源端断开连接，并且p型晶体管将VddLow与电源端连接。
在其他实施例中，控制电路可被配置为调整通过与易失性存储器电路连接的可编程电压源输出的电压。控制电路220中的逻辑电路(例如编程的处理器)可以指示提供给可编程电压源的Sel信号中的电压值——由此指示可编程电压源向易失性存储器电路210提供指定的电压。例如，控制电路的逻辑电路可以通过将输出信号Sel设置为指示较低电压电平来将易失性存储器电路210置于休眠模式。相反地，控制电路220的逻辑电路可以通过将输出信号Sel设置为指示较高电压电平，来将易失性存储器电路210置于激活模式。
控制电路220被配置为针对写入易失性存储器电路210的数据块生成并存储FEC奇偶校验数据。FEC奇偶校验数据被用于当将易失性存储器从激活模式设置回到休眠模式时，纠正易失性存储器中的错误。例如，响应于第二控制信号，控制电路可以使用先前由控制电路220为所述数据块生成的奇偶校验数据来校验易失性存储器210中存储的每个数据块。
在该示例中，控制器电路20包括FEC编码器222，FEC编码器222被配置为针对写入易失性存储器电路210的每个数据块生成FEC奇偶校验数据。控制电路220还包括FEC解码器224，FEC解码器224被配置为使用由FEC编码器222之前针对数据块生成的奇偶校验数据来检测并纠正从易失性存储器电路210中检索的数据块中的错误。可以在易失性存储器电路210中存储或者可以在不同的存储器(例如，可能包括在控制电路220中的存储器)中存储FEC奇偶校验数据。
如先前所指示的，控制电路220被配置为当从休眠模式设置为激活模式时，使用FEC奇偶校验数据来纠正易失性存储器中的错误。在一些应用中，FEC还可以用于在激活模式中纠正易失性存储器电路中的有限数量的错误。例如，控制电路220可以使用较低延迟较低误码率的FEC码来纠正在非易失性存储器处于激活模式时所导致的错误。控制电路220可以使用较高延迟高误码率的FEC码来纠正在易失性存储器210处于休眠模式时所导致的错误。控制电路220可以单独或组合地使用各种FEC码，以纠正在易失性存储器210用休眠和/或激活模式操作时所引入的错误。
图3示出了可以由易失性存储器的控制电路使用的状态机。在状态330中，如参照图1和2所描述的，易失性存储器用激活模式操作。响应于休眠命令，状态机转变至状态310，在状态310中如参照图1和2所描述的，易失性存储器用休眠模式工作。响应于继续命令，状态机转变至状态320，在状态320中，执行一组继续过程。在该示例中，继续过程在子状态322处纠正在易失性存储器中所存储的数据块中的错误，并在子状态324处将纠正后的数据块写回易失性存储器。当在状态320处完成继续过程之后，状态机转变回到状态330并且易失性存储器在此用激活模式操作。
如先前所指示的，不同的实施例可以使用各种技术来调整在休眠模式中提供给易失性存储器的电源电压。例如，一些实施例可以将电源电压设置为固定的电压电平(例如在非易失性存储器中所指示的)。其他实施例可以基于针对前一电源电压由易失性存储器呈现的误码率来动态调整休眠模式的电源电压。
图4示出了与一个或更多个实施例一致的用于操作动态地确定休眠模式操作的电源电压电平的易失性存储器的过程。在块402中，将提供给易失性存储器的电源电压设置为激活模式电平，以将非易失性存储器置于激活模式。在一些实施方式中，在易失性存储器中指示激活模式电平。在其他实施方式中，激活模式电平可以与由可编程电压源提供的最高电平相对应。
非易失性存储器用激活模式操作，直至在决定块406处接收到休眠命令。一旦接收到休眠命令，则决定块406将过程指向块408。在块408处，将提供给存储器电路的电源电压降至休眠模式电平，以将非易失性存储器置于休眠模式。非易失性存储器用休眠模式操作，直至在决定块410处接收到继续命令。一旦接收到继续命令，则决定块410将过程指向块412。
在块412处，将提供给易失性存储器的电源电压增加回到激活模式电平，以将非易失性存储器设置回到激活模式。在块414处，使用FEC奇偶校验数据来检测并纠正易失性存储器中存储的数据块。在块418处，基于在易失性存储器中检测到的错误的数量来调整休眠模式电压电平。在该示例中，如果检测到的错误的数量小于阈值下限(lowerthreshold)，则决定块420将过程指向块422处，以降低休眠模式电压电平。降低休眠模式电压电平使得能够降低休眠模式中的功耗，直至所引入的错误的数量接近可以使用FEC奇偶校验数据来纠正的错误的最大数量。在一些实施例中，块418处的调整还可以被配置为：如果所检测到的错误超过了阈值上限(upperthreshold)，则还可以增加休眠模式电压电平。阈值上限的使用还可能对于防止改变环境条件引起错误的数量超过可以使用FEC奇偶校验数据纠正的错误的最大数量是有益的。
图5示出与一个或更多个实施例一致的用于在激活模式中操作易失性存储器的过程。在易失性存储器电路用激活模式操作期间，可以例如通过如图1和2中的控制电路120和220来执行过程。当发起业务(transaction)502时，过程开始。如果业务是写业务，则决定块504将过程指向块510。在块510处，针对用来纠正在易失性存储器用休眠模式510操作期间导致的错误的较高延迟FEC码，生成奇偶校验数据。备选地，在一些实施例中，可以在激活模式过程中忽略块510，并且作为替代可以恰好在将易失性存储器置于休眠模式之前针对所有数据块生成奇偶校验数据。
可选地，如果用激活模式执行FEC，则在块512处可以针对较低延迟FEC码生成奇偶校验数据。然而，如先前所描述的，在一些实施方式中，较低的延迟FEC码可以使用在块510处针对较高延迟FEC码所生成的奇偶校验数据的子集。在这种情况下，可能不必在块512处生成附加的奇偶校验数据。在块514处，在一个或更多个存储器中存储用于写业务的数据块和奇偶校验数据。可以在易失性存储器中与数据块一起存储或者可以在单独的存储器中存储奇偶校验数据。如果业务502是读业务，则决定块504将过程指向决定块506。在块506处，从易失性存储器检索通过业务502所指示的数据块。可选地在块508处，可以使用较低延迟FEC码来纠正所检索的数据块中的错误。
可以实现多种组块、模块或其它电路，以便实施这里所述且附图所示的一个或多个操作和功能。在这种背景下，“组块”(有时称作“逻辑电路”或“模块”)是实施一个或多个这些操作/功能或相关操作/功能的电路(例如，奇偶校验数据的产生或FEC)。例如，在一些上述实施例中，一个或多个模块是分立的逻辑电路或可编程的逻辑电路，它们配置为用于实现与图1和2所示的电路模块相同的操作/功能。在一些实施例中，这种可编程电路是一个或多个计算机电路，编程为执行指令(和/或配置数据)的一个或多个集合。指令(和/或配置数据)可以是固件或软件的形式，所述固件或软件存储在存储器(电路)中并可从存储器(电路)进行访问。例如，第一和第二模块包括基于CPU硬件的电路和固件形式的指令集的组合，其中第一模块包括具有一个指令集的第一CPU硬件电路，第二模块包括具有另一指令集的第二CPU硬件电路。
一些实施例针对于一种计算机程序产品(例如，非易失性存储设备)，包括在其上存储有指令的机器或计算机可读介质，其中通过计算机(或其它电子设备)执行所述指令以便执行这些操作/功能。
基于以上讨论和说明，本领域技术人员应认识到可以对多种实施例进行多种修改和改变，而不完全符合本文所示和所述的示例实施例和应用。例如，可以在单独的附图中描述在一些情况下的实施方式，将理解的是，即使明显地示出了组合或明显地描述为组合，可以将一个附图的特征与另一个附图的特征组合。这种修改不脱离本发明多种方面的实质精神和范围，所述本发明多种方面的实质精神和范围包括权利要求中所述的多个方面。

Claims (20)

1.一种装置，包括：
易失性存储器电路；以及
控制电路，被配置并布置为：
针对写入易失性存储器电路的数据块生成并存储奇偶校验数据；
响应于第一控制信号，将易失性存储器电路置于休眠模式，在休眠模式中，将易失性存储器的电源电压设置为第一电压，易失性存储器电路中存储的数据块在第一电压下经受错误的引入；以及
响应于第二控制信号，
将易失性存储器置于激活模式，以及
使用所存储的奇偶校验数据来检测并纠正易失性存储器中存储的数据块中的错误。
2.根据权利要求1所述的装置，其中将易失性存储器置于激活模式包括：将电源电压设置为第二电压，该第二电压高于第一电压并足以防止在由易失性存储器存储的数据块中引入错误。
3.根据权利要求1所述的装置，还包括：选择电路，被配置为将多个电压源中由控制信号指示的所选电压源与易失性存储器电路的电源端连接。
4.根据权利要求1所述的装置，其中
奇偶校验数据被配置为在易失性存储器中存储的每个数据块中纠正多达N个错误；以及
预计在电源电压被设置为第一电压时在由易失性存储器存储的数据中引入的错误的数量小于N。
5.根据权利要求1所述的装置，还包括：非易失性存储器，并且其中将电源电压设置为第一电压将电源电压设置为非易失性存储器中存储的值中指示的电平。
6.根据权利要求5所述的装置，其中控制电路还被配置并布置为：响应于响应于第二控制信号所检测的错误的数量小于第一阈值，减小非易失性存储器中存储的值。
7.根据权利要求6所述的装置，其中控制电路还被配置并布置为：响应于响应于第二控制信号所检测的错误的数量大于第二阈值，增加非易失性存储器中存储的值。
8.根据权利要求1所述的装置，其中在易失性存储器电路中存储奇偶校验数据。
9.根据权利要求1所述的装置，还包括：第二存储器电路；并且其中控制电路被配置为在第二存储器电路中存储奇偶校验数据。
10.根据权利要求1所述的装置，其中控制电路还被配置为：响应于在激活模式中从易失性存储器读取数据块，使用奇偶校验数据来检测数据块中的错误并从数据块中的错误恢复。
11.根据权利要求10所述的装置，其中
使用被配置为纠正多达第一数量的错误的第一纠错码来执行响应于读取数据块通过控制电路对错误进行检测和恢复；以及
使用被配置为纠正多达第二数量的错误的第二纠错码来执行响应于第二控制信号通过控制电路对错误进行检测和恢复，其中第二数量的错误多于第一数量的错误。
12.根据权利要求11所述的装置，其中将易失性存储器置于激活模式包括：将电源电压设置为第二电压，该第二电压高于第一电压并足以防止在由易失性存储器存储的数据块中引入多于第一数量的错误。
13.根据权利要求11所述的装置，其中：
第二纠错码将奇偶校验数据的第一数量的比特用于对易失性存储器中存储的数据块的错误进行检测和恢复；以及
第一纠错码将所述第一数量的比特的子集用于对所述数据块的错误进行检测和恢复。
14.根据权利要求13所述的装置，其中
第二纠错码是包括Reed-Solomon纠错码和BCH纠错码的级联码；以及
第一纠错码是Reed-Solomon纠错码或BCH纠错码之一。
15.一种方法，包括：
针对写入易失性存储器电路的数据块生成并存储奇偶校验数据；
响应于第一控制信号，将易失性存储器电路置于休眠模式；以及
响应于第二控制信号，
将易失性存储器置于激活模式，以及
使用所存储的奇偶校验数据来检测并纠正易失性存储器中存储的数据块中的错误。
16.根据权利要求15所述的方法，其中，
将易失性存储器置于激活模式包括将易失性存储器的电源电压设置为第一电压，该第一电压足以防止在由易失性存储器存储的数据块中引入错误；以及
将易失性存储器置于激活模式包括将电源电压设置为较低的第二电压，在第二电压下，在由易失性存储器存储的数据块中引入错误。
17.根据权利要求16所述的方法，其中
将电源电压设置为较低的第二电压将电源电压设置为非易失性存储器中存储的值中指示的电平；以及
所述方法还包括：
响应于检测到的错误的数量小于第一阈值，减小非易失性存储器中存储的值；以及
响应于检测到的错误的数量大于第二阈值，增加非易失性存储器中存储的值。
18.根据权利要求15所述的方法，还包括：响应于在激活模式中从易失性存储器读取数据块，使用奇偶校验数据来检测数据块中的错误并从数据块中的错误恢复。
19.根据权利要求18所述的方法，其中
使用被配置为纠正多达第一数量的错误的第一纠错码来执行响应于读取数据块对错误进行检测和恢复；以及
使用被配置为纠正多达第二数量的错误的第二纠错码来执行响应于第二控制信号对错误进行检测和恢复，其中第二数量的错误大于第一数量的错误。
20.一种装置，包括：
易失性存储器电路；以及
电路装置，用于：
针对写入易失性存储器电路的数据块生成并存储奇偶校验数据；
响应于第一控制信号，将易失性存储器电路置于休眠模式；以及
响应于第二控制信号，将易失性存储器置于激活模式，以及使用所存储的奇偶校验数据来检测并纠正易失性存储器中存储的数据块中的错误。
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