CN105528987A - 栅极驱动电路及其驱动方法和显示装置 - Google Patents

栅极驱动电路及其驱动方法和显示装置 Download PDF

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Abstract

本发明提供一种栅极驱动电路及其驱动方法和显示装置。所述栅极驱动电路包括多个第一子驱动电路和多个第二子驱动电路，多条栅线至少包括相邻的两个第一组栅线，以及位于相邻的第一组栅线之间的第二组栅线，第一组栅线的两端分别连接第一子驱动电路和第二子驱动电路，与第一组栅线连接的第一子驱动电路连接与相邻第一组栅线连接的第二子驱动电路，第二组栅线的两端分别连接与相邻的两第一组栅线连接的两个第一子驱动电路；第一子驱动电路为其连接的栅线提供栅极驱动信号；第二子驱动电路为其连接的栅线提供栅极驱动信号。本发明解决分屏和横向条纹现象，并避免由于非同时切换栅极驱动集成电路而造成的栅极输出电压不同步的问题。

Description

栅极驱动电路及其驱动方法和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及其驱动方法和显示装置。
背景技术
现有的双边栅极驱动电路采用等宽fanout(扇出)区走线设计，如图1所示，左侧和右侧同一级栅极驱动IC(IntegratedCircuit，集成电路)驱动的栅线的数目相同，左右两侧同级移位寄存器单元同时扫描完成，导致双边驱动两颗栅极驱动IC交界处的两条栅线由于栅极驱动IC负载能力的切换，可能会对栅极开启电压Von和栅极关闭电压Vgl产生影响，进而产生分屏和H-Block现象。在图1中，AA区指的是有效显示区。
发明内容
本发明的主要目的在于提供一种栅极驱动电路及其驱动方法和显示装置，以消除由于切换栅极驱动IC导致的栅极开启电压Von和栅极关闭电压Vgl突变差异，解决分屏和H-Block(横向条纹)现象。
为了达到上述目的，本发明提供了一种栅极驱动电路，用于驱动多条栅线，所述栅极驱动电路包括多个第一子驱动电路和多个第二子驱动电路，所述多条栅线至少包括相邻的两个第一组栅线，以及位于相邻的所述第一组栅线之间的第二组栅线，
所述第一组栅线的两端分别连接所述第一子驱动电路和所述第二子驱动电路，与所述第一组栅线连接的所述第一子驱动电路连接与相邻所述第一组栅线连接的所述第二子驱动电路，所述第二组栅线的两端分别连接与相邻的两所述第一组栅线连接的两个所述第一子驱动电路；
所述第一子驱动电路用于为其连接的栅线提供栅极驱动信号；
所述第二子驱动电路用于为其连接的栅线提供栅极驱动信号。
实施时，所述第一子驱动电路还用于在驱动完其连接的所述栅线时向相邻下一第一组栅线连接的第二子驱动电路提供第一信号；
所述第二子驱动电路还用于在驱动完其连接的所述栅线时，为与相邻下一所述第一组栅线连接的所述第二子驱动电路提供第二信号；
所述栅极驱动电路还包括延迟控制模块，所述延迟控制模块分别连接所述第一子驱动电路和所述第二子驱动电路，所述延迟控制模块接收所述第一信号和所述第二信号，所述延迟控制模块用于在所述第一信号和所述第二信号的控制下控制与所述第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动。
实施时，所述延迟控制模块包括与门、定时计数单元和时序控制单元；
所述时序控制单元用于生成延迟时钟信号；
所述定时计数单元用于根据所述延迟时钟信号和所述第一组栅线连接的第二子驱动电路提供的所述第二信号生成延迟控制信号；
所述与门的第一输入端接入所述第一组栅线连接的第一子驱动电路提供的第一信号，所述与门的第二输入端接入所述延迟控制信号，所述与门的输出端与相邻下一第一组栅线连接的所述第二子驱动电路连接；当该第一信号和该延迟控制信号都有效时，所述与门的输出信号控制开启与相邻下一第一组栅线连接的所述第二子驱动电路。
实施时，所述定时计数单元包括定时器和输入输出选择模块；
所述时序控制单元还用于生成输入输出选择信号；
所述定时器包括输入节点和输出节点；
所述定时器，接入所述延迟时钟信号，用于根据所述延迟时钟信号确定预定延时时间，将由所述输入节点输入的第二信号延迟所述预定延时时间，从而向所述输出节点输出延迟控制信号；
所述输入输出选择模块，用于根据所述输入输出选择信号，控制所述输入节点与所述第一组栅线连接的第二子驱动电路连接，并控制所述输出节点和所述与门的第二输入端连接。
实施时，所述栅极驱动电路还包括保护二极管；
所述保护二极管的阳极与所述第一组栅线连接的第二子驱动电路提供第二信号的端口连接，所述保护二极管的阴极与所述定时器的输入节点连接。
实施时，当第一组栅线连接的第一子驱动电路位于显示面板左侧，该第一组栅线连接的第二子驱动电路位于显示面板右侧时，相邻下一第一组栅线连接的第一子驱动电路位于显示面板右侧，相邻下一第一组栅线连接的第二子驱动电路位于显示面板左侧；或者，
当第一组栅线连接的第一子驱动电路位于显示面板右侧，该第一组栅线连接的第二子驱动电路位于显示面板左侧时，相邻下一第一组栅线连接的第一子驱动电路位于显示面板左侧，相邻下一第一组栅线连接的第二子驱动电路位于显示面板右侧。
实施时，从上至下第一个第一组栅线连接的第一子驱动电路与所述延迟控制模块包括的时序控制单元连接，以接收该时序控制单元输出的起始信号；
从上至下第一个第一组栅线连接的第二子驱动电路与所述延迟控制模块包括的时序控制单元连接，以接收该时序控制单元输出的起始信号。
实施时，当所述输入输出选择信号的电位为第一电平时，所述定时器的输入节点与右侧的第二子驱动电路连接，所述定时器的输出节点与左侧的第二子驱动电路连接；当所述输入输出选择信号的电位为第二电平时，所述定时器的输入节点与左侧的第二子驱动电路连接，所述定时器的输出节点与右侧的第二子驱动电路连接。
实施时，所述延迟时钟信号控制所述定时器的延迟步数；
当第一组栅线连接的第二子驱动电路扫描完其连接的所有栅线的时间比该第一组栅线连接的第一子驱动电路扫描完其连接的所有栅线的时间提前N个栅极移动信号CPV时钟周期，则所述延迟步数是N，N为正数。
本发明还提供了一种栅极驱动电路的驱动方法，用于驱动上述的栅极驱动电路，所述驱动方法包括：与任一第一组栅线连接的第一子驱动电路扫描完其连接的栅线的时间与该第一组栅线连接的第二子驱动电路扫描完其连接的栅线的时间不同。
实施时，本发明所述的栅极驱动电路的驱动方法还包括：
当第一子驱动电路驱动完其连接的栅线时，所述第一子驱动电路向与相邻下一第一组栅线连接的第二子驱动电路提供第一信号；
当第二子驱动电路驱动完其连接的栅线时，所述第二子驱动电路为与相邻下一所述第一组栅线连接的所述第二子驱动电路提供第二信号，第二子驱动电路为相邻下一第一组栅线连接的第一子驱动电路提供第二信号；
在所述第一信号和所述第二信号的控制下，延迟控制模块控制与所述第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动。
实施时，所述在所述第一信号和所述第二信号的控制下，延迟控制模块控制与所述第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动步骤包括：
时序控制单元生成延迟时钟信号；
定时计数单元根据所述延迟时钟信号和所述第一组栅线连接的第二子驱动电路提供的所述第二信号生成延迟控制信号；
当与门的第一输入端接入的所述第一组栅线连接的第一子驱动电路提供的第一信号，以及所述与门的第二输入端接入的所述延迟控制信号都有效时，所述与门的输出信号控制开启与相邻下一第一组栅线连接的所述第二子驱动电路。
实施时，本发明所述的栅极驱动电路的驱动方法还包括：时序控制单元生成输入输出选择信号；
所述定时计数单元根据所述延迟时钟信号和所述第一组栅线连接的第二子驱动电路提供的所述第二信号生成延迟控制信号步骤具体包括：
输入输出选择模块根据所述输入输出选择信号，控制定时器的输入节点与所述第一组栅线连接的第二子驱动电路连接，并控制所述定时器的输出节点和所述与门的第二输入端连接；
定时器根据所述延迟时钟信号确定预定延时时间；
定时器将由所述输入节点输入的第二信号延迟所述预定延时时间，从而向所述输出节点输出延迟控制信号。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的栅极驱动电路及其驱动方法和显示装置通过第一子驱动电路和第二子驱动电路并非同时扫描完连接的栅线，从而可以消除由于切换栅极驱动IC导致的栅极开启电压Von和栅极关闭电压Vgl突变差异，解决分屏和H-Block现象；并且本发明通过采用延迟控制模块根据第一信号和第二信号控制第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动，通过采用信号交互控制机制避免由于非同时切换栅极驱动IC而造成的栅极输出电压不同步的问题。
附图说明
图1是现有的栅极驱动电路的结构图；
图2是本发明实施例所述的栅极驱动电路的结构图；
图3是本发明实施例所述的栅极驱动电路包括的延迟控制模块的结构图；
图4是本发明所述的栅极驱动电路包括的延迟控制模块的一优选实施例的结构图；
图5是本发明所述的栅极驱动电路的一具体实施例的结构图；
图6是本发明所述的栅极驱动电路的该具体实施例的时序图；
图7是本发明所述的栅极驱动电路的该具体实施例包括的第二子驱动电路的结构图；
图8是如图7所示的第二子驱动电路的工作时序图；
图9是本发明一优选的实施例所述的栅极驱动电路的驱动方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图2所示，本发明实施例所述的栅极驱动电路，用于驱动多条栅线，所述栅极驱动电路包括多个第一子驱动电路IC1和多个第二子驱动电路IC2，所述多条栅线至少包括相邻的两个第一组栅线21，以及位于相邻的所述第一组栅线21之间的第二组栅线22；
所述第一组栅线21的两端分别连接所述第一子驱动电路IC1和所述第二子驱动电路IC2；
与所述第一组栅线21连接的所述第一子驱动电路IC1连接与相邻所述第一组栅线21连接的所述第二子驱动电路IC2，所述第二组栅线22的两端分别连接与相邻的两所述第一组栅线21连接的两个所述第一子驱动电路IC1；
所述第一子驱动电路IC1用于为其连接的栅线提供栅极驱动信号；
所述第二子驱动电路IC2用于为其连接的栅线提供栅极驱动信号。
本发明实施例所述的栅极驱动电路包括的第一子驱动电路和第二子驱动电路驱动不同数量的栅线，即不同时扫描完连接的栅线，从而可以消除由于切换栅极驱动IC导致的栅极开启电压Von和栅极关闭电压Vgl突变差异，解决分屏和H-Block现象。
在本发明所述的栅极驱动电路的一优选实施例中，所述第一子驱动电路IC1还用于在驱动完其连接的所述栅线时向与相邻下一第一组栅线21连接的所述第二子驱动电路IC2提供第一信号S1；
所述第二子驱动电路IC2还用于在驱动完其连接的所述栅线时，为与相邻下一所述第一组栅线21连接的所述第二子驱动电路IC2提供第二信号S2；
所述栅极驱动电路还包括延迟控制模块23，所述延迟控制模块23分别连接所述第一子驱动电路IC1和所述第二子驱动电路IC2，所述延迟控制模块接收第一信号S1和第二信号S2，所述延迟控制模块用于在所述第一信号S1和所述第二信号S2的控制下控制与所述第一组栅线21连接的所述第一子驱动电路IC1和所述第二子驱动电路IC2同步驱动。
本发明该优选的实施例所述的栅极驱动电路在工作时，第一组栅线中的同一栅线连接的第一子驱动电路IC1和第二子驱动电路IC2同时驱动该栅线，且第一子驱动电路IC1驱动与其连接的第一组栅线和第二组栅线，而第二子驱动电路IC2只驱动与其连接的第一组栅线。
本发明该优选的实施例所述的栅极驱动电路通过采用延迟控制模块23根据第一信号S1和第二信号S2控制第一组栅线21连接的所述第一子驱动电路IC1和所述第二子驱动电路IC2同步驱动，通过采用信号交互控制机制避免由于非同时切换栅极驱动IC(以上第一子驱动电路和第二子驱动电路即为栅极驱动IC)而造成的栅极输出电压不同步的问题。
本发明如图2所示的栅极驱动电路的实施例包括四个第一组栅线、三个第二组栅线、四个第一子驱动电路IC1和四个第二子驱动电路IC2；
每两个第一组栅线之间设置有一个第二组栅线；
从上至下第一个第一组栅线左侧连接有IC1，从上至下第一个第一组栅线右侧连接有IC2，从上至下第一个第二组栅线左侧与该IC1连接；
从上至下第二个第一组栅线左侧连接有IC2，从上至下第二个第一组栅线右侧连接有IC1，从上至下第一个第二组栅线右侧与该IC1连接；从上至下第二个第二组栅线右侧与该IC1连接；
从上至下第三个第一组栅线左侧连接有IC1，从上至下第三个第一组栅线右侧连接有IC2；从上至下第二个第二组栅线左侧与该IC1连接；从上至下第三个第二组栅线左侧与该IC1连接；
从上至下第四个第一组栅线左侧连接有IC2，从上至下第四个第一组栅线右侧连接有IC1；从上至下第三个第二组栅线右侧与该IC1连接；
并且，与从上至下第一个第一组栅线左侧连接的IC1不仅与其下方的IC2连接，还与延迟控制模块23连接，以接收该延迟控制模块23包括的时序控制单元输出的起始信号STV(将在后续的具体实施例中详细介绍)；从上至下第一个第一组栅线右侧连接的IC2也与所述延迟控制模块23连接，以接收该延迟控制模块23包括的时序控制单元输出的起始信号STV(将在后续的具体实施例中详细介绍)；从上至下第二个第一组栅线右侧连接的IC1分别与其上方的IC2和其下方的IC2连接，从上至下第三个第一组栅线左侧连接的IC1也分别与其上方的IC2和其下方的IC2连接；从上至下第四个第一组栅线右侧连接的IC1仅与其上方的IC2连接；
本发明如图2的栅极驱动电路的实施例在工作时，当从上至下第一个第一组栅线连接的第一子驱动电路IC1扫描完其驱动的所有栅线时，该第一子驱动电路IC1向其连接的第二子驱动电路IC2(即左侧从上至下第一个第一子驱动电路IC1下方的第二子驱动电路IC2)输出第一信号S1，当从上至下第一个第一组栅线连接的第二子驱动电路IC2(即右侧从上至下第一个第二子驱动电路IC2)扫描完其驱动的所有栅线时，该第二子驱动电路IC2向延迟控制模块23提供第二信号S2，该第二子驱动电路IC2还向相邻下一第一组栅线连接的第一子驱动电路IC1(即右侧从上至下第一个第一子驱动电路IC1)提供第二信号S2，以开启右侧从上至下第一个第一子驱动电路IC1；由图2可知，从上至下第一个第一组栅线包括9条栅线，从上至下第一个第二组栅线包括2条栅线，则与从上至下第一个第一组栅线连接的第二子驱动电路先扫描完从上至下第一个第一组栅线后输出第二信号，延迟控制模块控制所述第二信号延迟预定延时时间而形成延迟控制信号，延迟控制模块控制当该延迟控制信号和该第一信号同时有效时打开左侧由上至下第一个第二子驱动电路，从而可以控制从上至下第二个第一组栅线接的所述第一子驱动电路IC1和所述第二子驱动电路IC2同步驱动。
假设右侧第一颗第二驱动子电路(即右侧从上至下第一个第二驱动子电路)扫描完其驱动的所有栅线后出现了一定的延迟，而左侧第一颗第一驱动子电路(即左侧从上至下第一个第一驱动子电路)正常工作，同一条栅线两边的扫描信号出现了不同步现象，当右侧第一颗第二驱动子电路输出第二信号S2后，经过延迟控制模块对该第二信号S2进行延迟控制而输出延迟控制信号S2_out，此时，左侧第一颗第一驱动子电路也输出第一信号S1，虽然S2_out较S1有一定的滞后延迟，但是左侧第一颗第二子驱动电路只有在S1和S2_out同时有效时才能工作，因此，通过左侧第一颗第二子驱动电路的延迟，实现左右两边扫描信号的同步。同理，当左侧的子驱动电路出现延迟异常时，通过延迟控制模块对第二信号进行延迟而产生延迟控制信号，并在延迟控制信号和第一信号同时有效时才能开启相应的子驱动电路，也能消除延迟，实现同步。
在如图2所示的栅极驱动电路的实施例中，第一组栅线连接的第一子驱动电路位于显示面板左侧，该第一组栅线连接的第二子驱动电路位于显示面板右侧时，相邻下一第一组栅线连接的第一子驱动电路位于显示面板右侧，相邻下一第一组栅线连接的第二子驱动电路位于显示面板左侧；但是在实际操作时，第一子驱动电路和第二子驱动电路的位置也可以不如图2所示，例如，第一组栅线连接的第一子驱动电路也可以位于显示面板右侧，该第一组栅线连接的第二子驱动电路位于显示面板左侧，相邻下一第一组栅线连接的第一子驱动电路位于显示面板左侧，相邻下一第一组栅线连接的第二子驱动电路位于显示面板右侧。本发明实施例对第一子驱动电路和第二子驱动电路的位置并不作限制。
具体的，如图3所示，所述延迟控制模块包括与门31、定时计数单元32时序控制单元33；
所述时序控制单元33用于生成延迟时钟信号CLK；
所述定时计数单元32用于根据所述延迟时钟信号CLK和所述第一组栅线连接的第二子驱动电路提供的所述第二信号S2生成延迟控制信号S2_out；
所述与门31的第一输入端接入所述第一组栅线连接的第一子驱动电路提供的第一信号S1，所述与门的第二输入端接入所述延迟控制信号S2_out，所述与门的输出端与相邻下一第一组栅线连接的所述第二子驱动电路(图3中未示)连接；当该第一信号和该延迟控制信号都有效时，与门31的输出信号控制开启与相邻下一第一组栅线连接的所述第二子驱动电路。
本发明如图3所示的延迟控制模块通过定时计数单元根据延迟时钟信号和第一组栅线连接的第二子驱动电路提供的第二信号S2生成延迟控制信号S2_out，并通过与门控制当S2_out和S1同时有效时才开启相邻下一栅线连接的第二子驱动电路，以消除延迟，实现同步。
优选的，如图4所示，所述定时计数单元包括定时器321和输入输出选择模块322；
所述时序控制单元33还用于生成输入输出选择信号CS；
所述定时器321包括输入节点IN和输出节点OUT；
所述定时器321，接入所述延迟时钟信号CLK，用于根据所述延迟时钟信号CLK确定预定延时时间，并将由所述输入节点IN输入的第二信号S2延迟所述预定延时时间，从而向所述输出节点输出延迟控制信号S2_out；
所述输入输出选择模块332，用于根据所述输入输出选择信号CS，控制所述输入节点IN与所述第一组栅线连接的第二子驱动电路连接，并控制所述输出节点OUT和所述与门31的第二输入端连接。
在如图4所示的实施例中，时序控制单元生成输入输出选择信号CS和延迟时钟信号CLK，定时器根据CLK确定预定延时时间，输入输出选择模块332根据CS控制输入节点和输出节点与相应的子驱动电路连接。
优选的，所述栅极驱动电路还包括保护二极管；
所述保护二极管的阳极与所述第一组栅线连接的第二子驱动电路提供第二信号的端口连接，所述保护二极管的阴极与所述定时器的输入节点连接。
在实际操作时，为了减少显示面板边缘layout(布线)线，用同一条线路传送定时计数模块的输入信号和输出信号，为了防止误打开第一子驱动电路，在第二子驱动电路后端增加一个保护二极管以防止信号对第一子驱动电路的干扰。
具体的，当第一组栅线连接的第一子驱动电路位于显示面板左侧，该第一组栅线连接的第二子驱动电路位于显示面板右侧时，相邻下一第一组栅线连接的第一子驱动电路位于显示面板右侧，相邻下一第一组栅线连接的第二子驱动电路位于显示面板左侧；或者，
当第一组栅线连接的第一子驱动电路位于显示面板右侧，该第一组栅线连接的第二子驱动电路位于显示面板左侧时，相邻下一第一组栅线连接的第一子驱动电路位于显示面板左侧，相邻下一第一组栅线连接的第二子驱动电路位于显示面板右侧。
具体的，当所述输入输出选择信号的电位为第一电平时，所述定时器的输入节点与右侧的第二子驱动电路连接，所述定时器的输出节点与左侧的第二子驱动电路连接；当所述输入输出选择信号的电位为第二电平时，所述定时器的输入节点与左侧的第二子驱动电路连接，所述定时器的输出节点与右侧的第二子驱动电路连接。在实际操作时，所述第一电平可以为高电平，所述第二电平可以为低电平，或者，所述第一电平可以为低电平，所述第二电平可以为高电平，通过所述输入输出选择信号的高低电平的选择可以控制定时器的输入节点和输出节点的具体链接。
具体的，所述延迟时钟信号控制所述定时器的延迟步数，也即所述延迟时钟信号决定定时器的延迟时间；
当第一组栅线连接的第二子驱动电路扫描完其连接的所有栅线的时间比该第一组栅线连接的第一子驱动电路扫描完其连接的所有栅线的时间提前N个CPV(栅极移动信号)时钟周期，则所述延迟步数是N，N为正数。
下面通过一具体实施例来说明本发明所述的栅极驱动电路。
如图5所示，本发明所述的栅极驱动电路的一具体实施例，用于驱动多条栅线，包括多个第一子驱动电路IC1和多个第二子驱动电路IC2，所述多条栅线至少包括相邻的两个第一组栅线21，以及位于相邻的所述第一组栅线21之间的第二组栅线22；
所述第一组栅线21的两端分别连接所述第一子驱动电路IC1和所述第二子驱动电路；
与所述第一组栅21连接的所述第一子驱动电路IC1连接与相邻所述第一组栅线21连接的所述第二子驱动电路IC2，所述第二组栅线22的两端分别连接与相邻的两所述第一组栅线21连接的两个所述第一子驱动电路IC1；
左侧第一颗第一子驱动电路IC1驱动完其连接的所有栅线时向左侧第一颗第二子驱动电路IC2提供第一左侧驱动控制信号LYDIO1；
右侧第一颗第二子驱动电路IC2驱动完其连接的所有栅线时，为左侧第一颗第二子驱动电路IC2提供第一右侧驱动控制信号RYDIO1，还为右侧第一颗第一子驱动电路IC1提供第一右侧驱动控制信号RYDIO1，以开启右侧第一颗第一子驱动电路IC1；
左侧第二颗第二子驱动电路IC2驱动完其连接的所有栅线时，为右侧第二颗第二子驱动电路IC2提供第二左侧驱动控制信号LYDIO2，还为左侧第二颗第一子驱动电路IC1提供第二左侧驱动控制信号LYDIO2，以开启左侧第二颗第一子驱动电路IC1；
右侧第二颗第一子驱动电路IC1驱动完其连接的所有栅线时向右侧第二颗第二子驱动电路IC2提供第二右侧驱动控制信号RYDIO2；
左侧第二颗第一子驱动电路IC1驱动完其连接的所有栅线时向左侧第二颗第二子驱动电路IC2提供第三左侧驱动控制信号LYDIO3；
右侧第二颗第二子驱动电路IC2驱动完其连接的所有栅线时，为左侧第二颗第二子驱动电路IC2提供第三右侧驱动控制信号RDIO3，还为右侧第二颗第一子驱动电路IC1提供第三右侧驱动控制信号RYDIO3，以开启右侧第二颗第一子驱动电路IC1；
本发明如图5所示的栅极驱动电路的具体实施例还包括延迟控制模块，所述延迟控制模块包括时序控制单元51、定时计数单元52和与门(图5中未示)；
所述时序控制单元51为左侧第一颗第一子驱动电路IC1和右侧第一颗第二子驱动电路IC2提供起始信号STV；
所述时序控制单元51还为定时计数单元提供延迟时钟信号CLK和输入输出选择信号CS；
所述定时计数单元实现两侧栅极驱动IC通过YDIO信号进行交互控制，避免由于非同时切换栅极驱动IC造成的栅极输出电压不同步的问题，其工作机理为：当右侧第一颗第二子驱动电路IC2扫描完成输出RYDIO1，此时时序控制单元51已经输出CLK和CS，CS确定输入输出通道，CLK确定延时时钟，将RYDIO1定时到与LYDIO1同步，因为左侧第一颗第二子驱动电路IC2需要定时计数单元输出的延迟控制信号与LYDIO1同时有效才能工作。当左侧第一颗第二子驱动电路IC2扫描完成输出LYDIO2，将对右侧第二颗第二子驱动电路IC2进行相同原理的交互控制。
为了减少显示面板边缘布线，用同一条线路传送定时计数单元的输出信号和输入信号，因为IC1只需要YDIO控制，用一条线路传送输出信号和输入信号会误打开IC1，因此，在IC2后端增加一个保护二极管以防止其他YDIO信号对IC1的干扰。
如图6所示，CS控制输出节点和输入节点的选择，当CS为高电平时，所述定时器的输入节点与右侧的第二子驱动电路IC2连接，所述定时器的输出节点与左侧的第二子驱动电路IC2连接，右侧RYDIO信号经定时器延迟后与左侧相应LYDIO信号控制左侧相应的第二子驱动电路IC2；当CS为低电平时，所述定时器的输入节点与左侧的第二子驱动电路IC2连接，所述定时器的输出节点与右侧的第二子驱动电路IC2连接，左侧LYDIO信号经定时器延迟后与右侧相应RYDIO信号控制右侧相应的第二子驱动电路IC2。CLK控制定时器的延迟时间，决定YDIO信号的延迟步数，延迟步数为两边对应栅极驱动IC切换时钟差，例如：右侧第一颗第二子驱动电路IC2切换时比左侧第一颗第一子驱动电路IC1提前2个CPV(栅极移动信号)时钟，那么延迟步数就是2。
例如，如图6所示，RYDIO1_out是定时计数单元输出的第一延迟控制信号，RYDIO1_out是将RYDIO1延迟预定延时时间后得到的信号；LYDIO2_out是定时计数单元输出的第二延迟控制信号，LYDIO2_out是将LYDIO2延迟预定延时时间后得到的信号；RYDIO3_out是定时计数单元输出的第二延迟控制信号，RYDIO3_out是将RYDIO3延迟预定延时时间后得到的信号。
在本发明如图5所示的栅极驱动电路的具体实施例工作时，当RYDIO1_out和LYDIO2同时有效时，左侧第一颗第二子驱动电路IC2才能开始工作；当LYDIO2_out和RYDIO2同时有效时，右侧第二颗第二子驱动电路IC2才能开启；当RYDIO3_out和LYDIO3同时有效时，左侧第二颗第二子驱动电路IC2才能开启。
在图5所示的栅极驱动电路的具体实施例中，第一子驱动电路IC1的设计功能和正常的栅极驱动IC一样，本发明对第二子驱动电路IC2的结构进行了改进，以左侧第一颗第二子驱动电路IC2为例进行分析，当左侧第一颗第一子驱动电路IC1扫描完成输出YDIO1时，右边第一颗第一子驱动电路IC1已经处于扫描工作状态，由于是非同时切换栅极驱动IC，所以可能会出现同一条栅线两边的栅极驱动IC不同步的现象。针对以上情况，本发明对IC2的结构进行了如下改进。
如图7所示，所述第二子驱动电路IC2的一具体实施例(图5中的右侧第一颗第二子驱动电路)与现有的栅极驱动IC相比增加了一个与门AND(所述与门AND即以上延迟控制模块包括的与门)。
具体的，如图7所示，右侧第一颗第二子驱动电路包括N级移位寄存器(ShiftRegister)、N个内部与门、N个电平转换器、N个输出缓存器以及增加的与门AND和保护二极管D1；
在图7中，CPV为栅极移动信号，OE1为输出使能信号，Von为栅极开启电压，Vgl为栅极关闭电压，SRn+1标示第n+1级移位寄存器，SRn+2标示第n+2级移位寄存器，SRn+3标示第n+3级移位寄存器，SRn+N标示第n+N级移位寄存器，An+1标示第n+1级内部与门，An+2标示第n+2级内部与门，An+3标示第n+3级内部与门，An+N标示第n+N级内部与门，所有的内部与门的第一输入端都接入OE1的反相信号，每一级内部与门的第二输入端分别接入相应级移位寄存器输出的信号，Gaten+1标示第n+1行栅极驱动信号，Gaten+2标示第n+2行栅极驱动信号，Gaten+3标示第n+3行栅极驱动信号，Gaten+N标示第n+N行栅极驱动信号；n和N都为正整数。
在图7中，LSn+1标示第n+1级电平转换器，LSn+2标示第n+2级电平转换器，LSn+3标示第n+3级电平转换器，LSn+N标示第n+N级电平转换器；OB1n+1标示第n+1级输出缓存器，OBn+2标示第n+2级输出缓存器，OBn+3标示第n+3级输出缓存器，OBn+N标示第n+N级输出缓存器；每一个电平转换器都接入栅极开启电压Von和栅极关闭电压Vgl。
在图7中，与门AND的第一输入端接入LYDIO1，与门AND的第二输入端接入定时器(图7中未示出)输出的RYDIO1_out，右侧第一颗第二子驱动电路包括的最后一级移位寄存器SRn+N输出LYDIO2_in至右侧第二颗第一子驱动电路(图7中未示出)。图8是图7中的各信号的时序图。
本发明实施例所述的栅极驱动电路的驱动方法，用于驱动上述的栅极驱动电路，述驱动方法包括：与任一第一组栅线连接的第一子驱动电路扫描完其连接的栅线的时间与该第一组栅线连接的第二子驱动电路扫描完其连接的栅线的时间不同。
本发明实施例所述的栅极驱动电路的方法通过控制第一组栅线连接的第一子驱动电路和第二子驱动电路不同时扫描完连接的栅线，从而可以消除由于切换栅极驱动IC导致的栅极开启电压Von和栅极关闭电压Vgl突变差异，解决分屏和H-Block现象。
需要说明的是，本发明实施例附图中的与门默认设置在子驱动电路中，未画在延迟控制模块中，但是延迟控制模块的一部分。
如图9所示，本发明一优选的实施例所述的栅极驱动电路的驱动方法，用于驱动上述的栅极驱动电路，所述驱动方法还包括：
S1：当第一子驱动电路驱动完其连接的栅线时，所述第一子驱动电路向与相邻下一第一组栅线连接的第二子驱动电路提供第一信号；
S2：当第二子驱动电路驱动完其连接的栅线时，所述第二子驱动电路为与相邻下一所述第一组栅线连接的所述第二子驱动电路提供第二信号，第二子驱动电路为相邻下一第一组栅线连接的第一子驱动电路提供第二信号；
S3：在所述第一信号和所述第二信号的控制下，延迟控制模块控制与所述第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动。
本发明该优选的实施例所述的栅极驱动电路的驱动方法通过第一子驱动电路和第二子驱动电路非同时扫描完连接的栅线，从而可以消除由于切换栅极驱动IC导致的栅极开启电压Von和栅极关闭电压Vgl突变差异，解决分屏和H-Block现象；并且本发明实施例所述的栅极驱动电路的驱动方法通过采用延迟控制模块根据第一信号和第二信号控制第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动，通过采用信号交互控制机制避免由于非同时切换栅极驱动IC而造成的栅极输出电压不同步的问题。
具体的，所述在所述第一信号和所述第二信号的控制下，延迟控制模块控制与所述第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动步骤包括：
时序控制单元生成延迟时钟信号；
定时计数单元根据所述延迟时钟信号和所述第一组栅线连接的第二子驱动电路提供的所述第二信号生成延迟控制信号；
当与门的第一输入端接入的所述第一组栅线连接的第一子驱动电路提供的第一信号，以及所述与门的第二输入端接入的所述延迟控制信号都有效时，所述与门的输出信号控制开启与相邻下一第一组栅线连接的所述第二子驱动电路。
在本发明所述的栅极驱动电路的驱动方法的优选实施例中，本发明实施例所述的栅极驱动电路的驱动方法还包括：时序控制单元生成输入输出选择信号；
所述定时计数单元根据所述延迟时钟信号和所述第一组栅线连接的第二子驱动电路提供的所述第二信号生成延迟控制信号步骤具体包括：
输入输出选择模块根据所述输入输出选择信号，控制定时器的输入节点与所述第一组栅线连接的第二子驱动电路连接，并控制所述定时器的输出节点和所述与门的第二输入端连接；
定时器根据所述延迟时钟信号确定预定延时时间；
定时器将由所述输入节点输入的第二信号延迟所述预定延时时间，从而向所述输出节点输出延迟控制信号。
在以上栅极驱动电路的驱动方法的优选实施例中，时序控制单元生成输入输出选择信号和延迟时钟信号，定时器根据延迟时钟信号确定预定延时时间，输入输出选择模块根据延迟时钟信号控制输入节点和输出节点与相应的子驱动电路连接。
本发明实施例所述的显示装置，包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种栅极驱动电路，用于驱动多条栅线，其特征在于，所述栅极驱动电路包括多个第一子驱动电路和多个第二子驱动电路，所述多条栅线至少包括相邻的两个第一组栅线，以及位于相邻的所述第一组栅线之间的第二组栅线，
所述第一组栅线的两端分别连接所述第一子驱动电路和所述第二子驱动电路，与所述第一组栅线连接的所述第一子驱动电路连接与相邻所述第一组栅线连接的所述第二子驱动电路，所述第二组栅线的两端分别连接与相邻的两所述第一组栅线连接的两个所述第一子驱动电路；
所述第一子驱动电路用于为其连接的栅线提供栅极驱动信号；
所述第二子驱动电路用于为其连接的栅线提供栅极驱动信号。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一子驱动电路还用于在驱动完其连接的所述栅线时向相邻下一第一组栅线连接的第二子驱动电路提供第一信号；
所述第二子驱动电路还用于在驱动完其连接的所述栅线时，为与相邻下一所述第一组栅线连接的所述第二子驱动电路提供第二信号；
所述栅极驱动电路还包括延迟控制模块，所述延迟控制模块分别连接所述第一子驱动电路和所述第二子驱动电路，所述延迟控制模块接收所述第一信号和所述第二信号，所述延迟控制模块用于在所述第一信号和所述第二信号的控制下控制与所述第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述延迟控制模块包括与门、定时计数单元和时序控制单元；
所述时序控制单元用于生成延迟时钟信号；
所述定时计数单元用于根据所述延迟时钟信号和所述第一组栅线连接的第二子驱动电路提供的所述第二信号生成延迟控制信号；
所述与门的第一输入端接入所述第一组栅线连接的第一子驱动电路提供的第一信号，所述与门的第二输入端接入所述延迟控制信号，所述与门的输出端与相邻下一第一组栅线连接的所述第二子驱动电路连接；当该第一信号和该延迟控制信号都有效时，所述与门的输出信号控制开启与相邻下一第一组栅线连接的所述第二子驱动电路。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述定时计数单元包括定时器和输入输出选择模块；
所述时序控制单元还用于生成输入输出选择信号；
所述定时器包括输入节点和输出节点；
所述定时器，接入所述延迟时钟信号，用于根据所述延迟时钟信号确定预定延时时间，将由所述输入节点输入的第二信号延迟所述预定延时时间，从而向所述输出节点输出延迟控制信号；
所述输入输出选择模块，用于根据所述输入输出选择信号，控制所述输入节点与所述第一组栅线连接的第二子驱动电路连接，并控制所述输出节点和所述与门的第二输入端连接。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括保护二极管；
所述保护二极管的阳极与所述第一组栅线连接的第二子驱动电路提供第二信号的端口连接，所述保护二极管的阴极与所述定时器的输入节点连接。
6.如权利要求4或5所述的栅极驱动电路，其特征在于，当第一组栅线连接的第一子驱动电路位于显示面板左侧，该第一组栅线连接的第二子驱动电路位于显示面板右侧时，相邻下一第一组栅线连接的第一子驱动电路位于显示面板右侧，相邻下一第一组栅线连接的第二子驱动电路位于显示面板左侧；或者，
当第一组栅线连接的第一子驱动电路位于显示面板右侧，该第一组栅线连接的第二子驱动电路位于显示面板左侧时，相邻下一第一组栅线连接的第一子驱动电路位于显示面板左侧，相邻下一第一组栅线连接的第二子驱动电路位于显示面板右侧。
7.如权利要求6所述的栅极驱动电路，其特征在于，从上至下第一个第一组栅线连接的第一子驱动电路与所述延迟控制模块包括的时序控制单元连接，以接收该时序控制单元输出的起始信号；
从上至下第一个第一组栅线连接的第二子驱动电路与所述延迟控制模块包括的时序控制单元连接，以接收该时序控制单元输出的起始信号。
8.如权利要求6所述的栅极驱动电路，其特征在于，当所述输入输出选择信号的电位为第一电平时，所述定时器的输入节点与右侧的第二子驱动电路连接，所述定时器的输出节点与左侧的第二子驱动电路连接；当所述输入输出选择信号的电位为第二电平时，所述定时器的输入节点与左侧的第二子驱动电路连接，所述定时器的输出节点与右侧的第二子驱动电路连接。
9.如权利要求6所述的栅极驱动电路，其特征在于，所述延迟时钟信号控制所述定时器的延迟步数；
当第一组栅线连接的第二子驱动电路扫描完其连接的所有栅线的时间比该第一组栅线连接的第一子驱动电路扫描完其连接的所有栅线的时间提前N个栅极移动信号时钟周期，则所述延迟步数是N，N为正数。
10.一种栅极驱动电路的驱动方法，用于驱动如权利要求4至9中任一权利要求所述的栅极驱动电路，其特征在于，所述驱动方法包括：与任一第一组栅线连接的第一子驱动电路扫描完其连接的栅线的时间与该第一组栅线连接的第二子驱动电路扫描完其连接的栅线的时间不同。
11.如权利要求10所述的栅极驱动电路的驱动方法，其特征在于，还包括：
当第一子驱动电路驱动完其连接的栅线时，所述第一子驱动电路向与相邻下一第一组栅线连接的第二子驱动电路提供第一信号；
当第二子驱动电路驱动完其连接的栅线时，所述第二子驱动电路为与相邻下一所述第一组栅线连接的所述第二子驱动电路提供第二信号，第二子驱动电路为相邻下一第一组栅线连接的第一子驱动电路提供第二信号；
在所述第一信号和所述第二信号的控制下，延迟控制模块控制与所述第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动。
12.如权利要求11所述的栅极驱动电路的驱动方法，其特征在于，所述在所述第一信号和所述第二信号的控制下，延迟控制模块控制与所述第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动步骤包括：
时序控制单元生成延迟时钟信号；
定时计数单元根据所述延迟时钟信号和所述第一组栅线连接的第二子驱动电路提供的所述第二信号生成延迟控制信号；
当与门的第一输入端接入的所述第一组栅线连接的第一子驱动电路提供的第一信号，以及所述与门的第二输入端接入的所述延迟控制信号都有效时，所述与门的输出信号控制开启与相邻下一第一组栅线连接的所述第二子驱动电路。
13.如权利要求12所述的栅极驱动电路的驱动方法，其特征在于，还包括：时序控制单元生成输入输出选择信号；
所述定时计数单元根据所述延迟时钟信号和所述第一组栅线连接的第二子驱动电路提供的所述第二信号生成延迟控制信号步骤具体包括：
输入输出选择模块根据所述输入输出选择信号，控制定时器的输入节点与所述第一组栅线连接的第二子驱动电路连接，并控制所述定时器的输出节点和所述与门的第二输入端连接；
定时器根据所述延迟时钟信号确定预定延时时间；
定时器将由所述输入节点输入的第二信号延迟所述预定延时时间，从而向所述输出节点输出延迟控制信号。
14.一种显示装置，包括如权利要求1至9中任一权利要求所述的栅极驱动电路。
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