CN105515694A - 数字信号处理实时fft帧平均的实现方法 - Google Patents

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Abstract

本发明涉及一种数字信号处理实时FFT帧平均的实现方法，包括以下步骤：步骤一：无线电监测接收机将射频信号调谐到固定的中频，固定中频的信号数字化后输入到FPGA，与数控振荡器产生的两路正交的cos和sin信号分别相乘，得到可调数字中频带宽的IQ正交基带信号；步骤二：可调中频带宽的IQ进入实时FFT单元，将时域数据计算得到一帧频域数据；步骤三：连续相邻帧的频谱数据进入帧平均单元，将连续的M帧频谱数据变为1帧频谱数据；步骤四：平均后的帧频谱数据存储至高速存储之后被嵌入式处理器读取，通过网络传送的远程服务器进行显示处理。本发明提高了运算处理速度，减少了数据的传输量，从而增大实时带宽和显著提高接收机在平均模式下的扫描速度，满足用户的测试的需求。

Description

数字信号处理实时FFT帧平均的实现方法
技术领域
本发明属于无线电监测技术领域，具体说来是一种数字信号处理实时FFT帧平均的实现方法。
背景技术
无线电监测接收机将射频信号调谐到固定的中频上，AD采样后的宽带数字中频信号数字混频、低通抽取滤波得到可调中频带宽的IQ数据，实时FFT变换后生成以帧为单位的频谱数据，嵌入式处理器读取频谱数据并通过网络传输到远程服务器上集中处理、显示和分析。
对许多相邻帧FFT频谱数据平均是提高小信号测量能力一种方法，可有效识别噪声掩盖的小信号；宽带实时频谱监测每秒产生成千上万帧频谱数据，这些大量频谱数据产生的速度远大于网络的传输速度，FFT帧平均能有效较少数据的传输量，缓解网络传输的压力从而提高监测的实时性。
现有FFT帧平均技术方案是将每一帧频谱数据都送给嵌入式处理器进行帧平均，这种技术对嵌入式处理器的处理速度要求非常高，由于嵌入式处理器采用串行处理方式，速度比较慢，这种方案仅能够实现较窄的实时带宽，而且帧平均模式需要接收每一帧的频谱数据，造成接收机的扫描速度非常慢，给用户的使用带来极大的不方便。
现有的技术存在以下缺陷：
1.处理速度慢：嵌入式处理器读取数据后，串行处理计算海量多帧数据，处理速度慢，消耗时间。
2.传输效率低：嵌入式处理器需读取所有要参与平均的帧频谱数据，读取速度较慢，数据量大，数据传输占用大量时间。
3、扫面速度慢：处理速度慢和传输效率低造成实时处理的带宽比较小，在平均模式下整机的扫描速度慢，无法满足用户的需求。
发明内容
本发明的目的是为了克服现有技术中存在的上述缺陷，提供一种数字信号处理实时FFT帧平均的实现方法。
为解决上述问题，本发明提出的一种数字信号处理实时FFT帧平均的实现方法，包括以下步骤：
步骤一：无线电监测接收机将射频信号调谐到固定的中频，固定中频的信号数字化后输入到FPGA，与数控振荡器产生的两路正交的cos和sin信号分别相乘，经过低通抽取滤波器的抽取和滤波，得到可调数字中频带宽的IQ正交基带信号；
步骤二：可调中频带宽的IQ以帧为单位进入实时FFT单元，一帧时域数据由基于2N整数个连续的IQ组成，一次快速傅里叶变换运算将一帧时域数据计算得到一帧频域数据；
步骤三：许多连续相邻帧的频谱数据进入帧平均单元，在平均模式下将这些连续的M帧频谱数据变为1帧频谱数据，其中M大于等于1，当M＝1时，原始的一帧数据就是最后的数据；
步骤四：平均后的帧频谱数据存储至高速存储器之后被嵌入式处理器读取，通过网络传送的远程服务器进行显示、处理和分析。
在上述技术方案中，上述步骤二中，所述实时FFT单元采集一帧IQ数据的时间大于或等于对此帧数据进行快速傅里叶变换的时间。
在上述技术方案中，上述步骤三中，帧平均单元由累加器、可同时读写的内部存储器、除法器以及帧控制器组成。
在上述技术方案中，上述步骤三中，帧平均单元将连续的M帧频谱数据变为1帧频谱数据，包括以下步骤：
步骤一：嵌入式处理器给FPGA设置帧长度N以及帧数M，启动数据采集与快速傅里叶计算；
步骤二：逐个接收实时FFT单元第一帧频谱数据[X11、X12......X1(N-1)、X1N]，并存储到内部存储器中；
步骤三：逐个接收实时FFT单元第二帧频谱数据[X21、X22......X2(N-1)、X2N]，同时逐个读取存储器中的数据[X11、X12......X1(N-1)、X1N]，并把对应位置的数据相加得到[X11+X21、X12+X22......X1(N-1)+X2(N-1)、X1N+X2N]逐个进行存储；接收实时FFT单元数据、读取存储器中的数据、对应位置的数据相加、相加后的数据进行内部存储并发同时进行；
步骤四：逐个接收实时FFT单元第三帧频谱数据[X31、X32......X3N-1、X3N]，同时逐个读取存存储器的数据[X11+X21、X12+X22......X1(N-1)+X2(N-1)、X1N+X2N]，对应位置的数据相加得到[X11+X21+X31、X12+X22+X32......X1(N-1)+X2(N-1)+X3(N-1)、X1N+X2N+X3N]进行存储；
步骤五：逐个接收实时FFT单元第M帧频谱数据[XM1、XM2......XMN-1、XMN]，帧控制器单元控制帧平均单元不再接收实时FFT单元的数据，同时逐个读取存储器中的数据[(X11+X21+......+X(M-1)1)、(X12+X22+......+X(M-1)2)......(X1N+X2N+......+X(M-1)N)]，对应位置的数据相加得到最后的累加数据[(X11+X21+......+XM1)、(X12+X22+......+XM2......(X1N+X2N+......+XMN)]，帧控制器控制累加器将最后的累加数据送入除法器单元；
步骤六：除法器单元将[(X11+X21+......+XM1)、(X12+X22+......+XM2......(X1N+X2N+......+XMN)]变为[(X11+X21+......+XM1)/M、(X12+X22+......+XM2)/M......(X1N+X2N+......+XMN)/M]存入的存储器中，用于嵌入式处理器读取。
在上述技术方案中，所述帧控制器对接收实时FFT单元数据、读取内部存储器中的数据、对应位置的数据相加、相加后的数据进行内部存储、数据进入除法器整个工作过程进行调度。
在上述技术方案中，通过FPGA实现帧平均提高运算速度、减小数据量，打破嵌入式处理器的读取速度以及网络传输的速度对实时带宽的限制。
本说明书中：
1、FPGA(Field-ProgrammableGateArray)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
2、cos信号是cos发生器产生的余弦信号，sin信号是sin发生器产生的正弦信号。
3、IQ信号可由同相载波和90度相移的载波相加合成。
4、FFT(FastFourierTransformation)，即为快速傅氏变换，是离散傅氏变换的快速算法，它是根据离散傅氏变换的奇、偶、虚、实等特性，对离散傅立叶变换的算法进行改进获得的。
本发明提出了一种数字信号处理实时FFT帧平均的实现方法，实时的无缝采集和高速的FFT计算实现对瞬态和动态信号实时监测，FFT帧平均可以提高小信号的测量能力从而实现对噪声掩盖小信号进行监测和分析。FPGA作为实现FFT帧平均的数字信号处理平台，提高运算处理速度、减少数据的传输量从而来增大实时带宽和显著提高接收机在平均模式下的扫描速度，满足用户的测试的需求。本发明从监测数据的实时性和用户的实际需求出发，用硬件来实现复杂的海量矩阵数据的运算，不但可以提高数据的处理速度，还可以减少与嵌入式处理器数据交换量来提高传输效率。本发明打破了处理速度和传输效率对实时带宽限制的瓶颈。
本发明与现有技术方案相比：
1.处理速度快：FPGA采用并行流水化的处理方式，帧频谱的产生与帧平均是并发执行的，运算速度快。
2.传输效率高：FPGA对许多相邻帧频谱数据进行平均得到一帧频谱数据，嵌入式处理器只需要读取一帧数据，数据量大大减少，提高传输效率。
3.扫描速度快：更快的处理速度和更高的传输效率能够实现较宽的实时带宽，在平均模式下整机的扫描速度比传统的技术方案快20倍，非常便于用户的使用。
附图说明
图1为本发明的一种数字信号处理实时FFT帧平均的实现方法的结构示意图；
图2是本发明的帧平均单元的组成结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步的详细描述：
本发明提供的一种数字信号处理实时FFT帧平均的实现方法，包括以下步骤：
步骤一：无线电监测接收机将射频信号调谐到固定的中频，固定中频的信号数字化后输入到FPGA后与数控振荡器产生的两路正、交的cos和sin分别相乘，经过低通抽取滤波器的抽取和滤波得到可调数字中频带宽的IQ正交基带信号；
步骤二：可调中频带宽的IQ以帧为单位进入实时FFT单元，一帧时域数据由基于2N整数个连续的IQ组成，一次快速傅里叶变换运算将一帧时域数据计算得到一帧频域数据；实时FFT单元采集一帧IQ数据的时间大于或等于对此帧数据进行快速傅里叶变换计算的时间；
步骤三：许多连续相邻帧的频谱数据进入帧平均单元，在平均模式下将这些连续的M帧频谱数据变为1帧频谱数据。其中M大于等于1，当M＝1时，原始的一帧数据就最后的数据；所述帧平均单元的结构如图2所示，由累加器、可同时读写的内部存储器、除法器以及帧控制器组成，帧控制器的输出端分别连接累加器的控制输入端、内部存储器的内部输入端、除法器的内部输入端，连续多帧FFT信号输入至累加器，累加器信号输出端分别连接内部存储器、除法器，内部存储器的输出连连接累加器；
步骤四：平均的后的帧频谱数据存储至高速存储器之后被嵌入式处理器读取，通过网络传送的远程服务器进行显示、处理和分析。
上述步骤三中所述帧平均单元将连续的M帧频谱数据变为1帧频谱数据，包括以下步骤：
步骤一：嵌入式处理器给FPGA设置帧长度N以及帧数M，启动数据采集与快速傅里叶计算。
步骤二：逐个接收实时FFT单元第一帧频谱数据[X11、X12……X1(N-1)、X1N]，并存储到内部存储器中。
步骤三：逐个接收实时FFT单元第二帧频谱数据[X21、X22……X2(N-1)、X2N]，同时逐个读取存储器中的数据[X11、X12……X1(N-1)、X1N]，并把对应位置的数据相加得到[X11+X21、X12+X22……X1(N-1)+X2(N-1)、X1N+X2N]逐个进行存储。接收实时FFT单元数据、读取存储器中的数据、对应位置的数据相加、相加后的数据进行内部存储是并发同时进行的。
步骤四：逐个接收实时FFT单元第三帧频谱数据[X31、X32……X3N-1、X3N]，同时逐个读取存存储器的数据[X11+X21、X12+X22……X1(N-1)+X2(N-1)、X1N+X2N]，对应位置的数据相加得到[X11+X21+X31、X12+X22+X32……X1(N-1)+X2(N-1)+X3(N-1)、X1N+X2N+X3N]进行存储，
步骤五：逐个接收实时FFT单元第M帧频谱数据[XM1、XM2……XMN-1、XMN]，帧控制器单元控制帧平均单元不再接收实时FFT单元的数据，同时逐个读取存储器中的数据[(X11+X21+……+X(M-1)1)、(X12+X22+……+X(M-1)2)……(X1N+X2N+……+X(M-1)N)]，对应位置的数据相加得到最后的累加数据[(X11+X21+……+XM1)、(X12+X22+……+XM2……(X1N+X2N+……+XMN)]，帧控制器控制累加器器将最后的累加数据送入除法器单元。
步骤六：除法器单元将[(X11+X21+……+XM1)、(X12+X22+……+XM2……(X1N+X2N+……+XMN)]变为[(X11+X21+……+XM1)/M、(X12+X22+……+XM2)/M……(X1N+X2N+……+XMN)/M]存入的存储器中，以备嵌入式处理器读取。
帧控制器对接收实时FFT单元数据、读取内部存储器中的数据、对应位置的数据相加、相加后的数据进行内部存储、数据进入除法器整个工作过程调度。
通过在FPGA实现帧平均提高运算速度、减小数据量，打破嵌入式处理器的读取速度以及网络传输的速度对实时带宽的限制。
图1所示的是一种数字信号处理实时FFT帧平均的实现装置的结构示意图，输入射频信号调谐到固定70MHz中频，模数转换器转换后将产生的数字信号输入FPGA。数字信号与数控振荡器产生的两路正交的cos和sin分别相乘，通过不同倍数的抽取和低通滤波得到20MHz以内可调数字中频带宽的IQ数据。
可调中频带宽IQ数据以帧为单位送入实时FFT单元，快速傅里叶变换处理后生成中频带宽内每个频率点的幅度信息。每个频率点的频率分辨率为RBW＝K*FS/N，其中K为所采用窗函数的3dB带宽因子、Fs为抽取滤波后IQ数据的采样频率、N为快速傅里叶变换的点数即帧长度。
快速傅里叶变换将无缝的IQ数据变为许多连续帧的频谱数据，帧平均单元将这些连续的M帧频谱数据变为一帧频谱数据，即将[X11、X12……X1(N-1)、X1N]、[X21、X22……X2(N-1)、X1N]………[XM1、XM2……XM(N-1)、XMN]连续的M帧数据变为一帧[(X11+X21+……+XM1)/M、(X12+X22+……+XM2)/M……(X1N+X2N+……+XMN)/M]的数据。其中M大于等于1，当M＝1时，原始的一帧数据就最后的数据。
嵌入式处理器读取存储器中平均后的频谱数据，然后通过网络传输到远程服务器上处理、显示和分析。
经过帧平均之后，嵌入式处理器每秒钟需接收的数据量仅为之前的1/M倍，提高数据输出的实时性，可以有效的增加实时带宽。
本发明从监测数据的实时性和用户的实际需求出发，用硬件来实现复杂的海量矩阵数据的运算，不但可以提高数据的处理速度，还可以减少与嵌入式处理器数据交换量来提高传输效率。
本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (6)

1.一种数字信号处理实时FFT帧平均的实现方法，其特征在于，包括以下步骤：
步骤一：无线电监测接收机将射频信号调谐到固定的中频，固定中频的信号数字化后输入到FPGA，与数控振荡器产生的两路正交的cos和sin信号分别相乘，经过低通抽取滤波器的抽取和滤波，得到可调中频带宽的IQ正交基带信号；
步骤二：可调中频带宽的IQ以帧为单位进入实时FFT单元，一帧时域数据由基于2N整数个连续的IQ组成，一次快速傅里叶变换运算将一帧时域数据计算得到一帧频域数据；
步骤三：许多连续相邻帧的频谱数据进入帧平均单元，在平均模式下将这些连续的M帧频谱数据变为1帧频谱数据，其中M大于等于1，当M＝1时，原始的一帧数据就是最后的数据；
步骤四：平均后的帧频谱数据存储至高速存储器之后被嵌入式处理器读取，通过网络传送的远程服务器进行显示、处理和分析。
2.根据权利要求1所述一种数字信号处理实时FFT帧平均的实现方法，其特征在于，所述步骤二中，实时FFT单元采集一帧IQ数据的时间大于或等于对此帧数据进行快速傅里叶变换的时间。
3.根据权利要求1所述一种数字信号处理实时FFT帧平均的实现方法，其特征在于，所述步骤三中，帧平均单元由累加器、可同时读写的内部存储器、除法器以及帧控制器组成，帧控制器分别输出控制信号至累加器的控制输入端、内部存储器的内部输入端、除法器的内部输入端，连续多帧FFT数据输入至累加器，累加器信号分别输出至内部存储器、除法器，内部存储器输出信号至累加器。
4.根据权利要求1所述一种数字信号处理实时FFT帧平均的实现方法，其特征在于，所述步骤三中，帧平均单元将连续的M帧频谱数据变为1帧频谱数据，包括以下步骤：
步骤一：嵌入式处理器给FPGA设置帧长度N以及帧数M，启动数据采集与快速傅里叶计算；
步骤二：逐个接收实时FFT单元第一帧频谱数据[X11、X12......X1(N-1)、X1N]，并存储到内部存储器中；
步骤三：逐个接收实时FFT单元第二帧频谱数据[X21、X22......X2(N-1)、X2N]，同时逐个读取存储器中的数据[X11、X12......X1(N-1)、X1N]，并把对应位置的数据相加得到[X11+X21、X12+X22......X1(N-1)+X2(N-1)、X1N+X2N]逐个进行存储；接收实时FFT单元数据、读取存储器中的数据、对应位置的数据相加、相加后的数据进行内部存储并发同时进行；
步骤四：逐个接收实时FFT单元第三帧频谱数据[X31、X32......X3N-1、X3N]，同时逐个读取存存储器的数据[X11+X21、X12+X22......X1(N-1)+X2(N-1)、X1N+X2N]，对应位置的数据相加得到[X11+X21+X31、X12+X22+X32......X1(N-1)+X2(N-1)+X3(N-1)、X1N+X2N+X3N]进行存储；
步骤五：逐个接收实时FFT单元第M帧频谱数据[XM1、XM2......XMN-1、XMN]，帧控制器单元控制帧平均单元不再接收实时FFT单元的数据，同时逐个读取存储器中的数据[(X11+X21+......+X(M-1)1)、(X12+X22+......+X(M-1)2)......(X1N+X2N+......+X(M-1)N)]，对应位置的数据相加得到最后的累加数据[(X11+X21+......+XM1)、(X12+X22+......+XM2......(X1N+X2N+......+XMN)]，帧控制器控制累加器将最后的累加数据送入除法器单元；
步骤六：除法器单元将[(X11+X21+......+XM1)、(X12+X22+......+XM2......(X1N+X2N+......+XMN)]变为[(X11+X21+......+XM1)/M、(X12+X22+......+XM2)/M......(X1N+X2N+......+XMN)/M]存入的存储器中，用于嵌入式处理器读取。
5.根据权利要求4所述一种数字信号处理实时FFT帧平均的实现方法，其特征在于，所述帧控制器对接收实时FFT单元数据、读取内部存储器中的数据、对应位置的数据相加、相加后的数据进行内部存储、数据进入除法器整个工作过程进行调度。
6.根据权利要求1所述一种数字信号处理实时FFT帧平均的实现方法，其特征在于，通过FPGA实现帧平均提高运算速度、减小数据量，打破嵌入式处理器的读取速度以及网络传输的速度对实时带宽的限制。
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