CN105514044A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供衬底，所述衬底具有下拉区域和上拉区域；在衬底表面形成掩膜层，所述掩膜层包括第一图形掩膜和第二图形掩膜，所述第一图形掩膜位于下拉区域内，所述第二图形掩膜位于上拉区域内；对所述第二图形掩膜的侧壁进行减薄；在对所述第二图形掩膜的侧壁进行减薄之后，以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽，位于第一图形掩模底部的衬底形成下拉晶体管有源区，位于第二图形掩模底部的衬底形成上拉晶体管有源区；在所述沟槽内形成隔离结构。所形成的半导体结构的质量改善、性能提高。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

静态随机存储器(StaticRandomAccessMemory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

图1为现有6T(Transistor，晶体管)结构的静态随机存储器的存储单元的电路结构示意图，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。其中，所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管；所述第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。

而且，第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。

此外，第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL1电连接，第四NMOS晶体管N4的漏极与第二位线(互补位线)BL2电连接。第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。

在对所述静态随机存储器进行读操作时，电流自高电平的第一位线BL1、第二位线BL2流向低电平的第一存储节点11或第二存储节点12；在对所述SRAM存储器进行写操作时，会有电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL1或第二位线BL2。

然而，随着半导体器件的尺寸缩小、集成度提供高，现有技术所形成的静态随机存储器的性能有限，有待进一步提高。

发明内容

本发明解决的问题是改善所形成的半导体结构的质量，提高静态随机存储器的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有下拉区域和上拉区域；在衬底表面形成掩膜层，所述掩膜层包括第一图形掩膜和第二图形掩膜，所述第一图形掩膜位于下拉区域内，所述第二图形掩膜位于上拉区域内；对所述第二图形掩膜的侧壁进行减薄；在对所述第二图形掩膜的侧壁进行减薄之后，以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽，位于第一图形掩模底部的衬底形成下拉晶体管有源区，位于第二图形掩模底部的衬底形成上拉晶体管有源区；在所述沟槽内形成隔离结构。

可选的，所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层。

可选的，对所述第二图形掩膜的侧壁进行减薄的方法包括：在所述下拉区域的衬底和第一图形掩膜表面形成图形化层，所述图形化层暴露出上拉区域的衬底和第二图形掩膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第一图形掩膜中的第一掩膜材料层侧壁表面；在所述各向同性的刻蚀工艺之后，去除所述图形化层。

可选的，所述第一掩膜材料层和第二掩膜材料层的材料不同；所述第一掩膜材料层或第二掩膜材料层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。

可选的，所述第一掩膜材料层的厚度为100埃～500埃；所述第二掩膜材料层的厚度为100埃～500埃。

可选的，在对所述第二图形掩膜的侧壁进行减薄之后，去除所述第二掩膜材料层。

可选的，所述掩膜层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。

可选的，所述掩膜层的厚度为200埃～1000埃。

可选的，对所述第二图形掩膜的侧壁进行减薄的方法包括：在所述下拉区域的衬底和第一图形掩膜表面形成图形化层，所述图形化层暴露出上拉区域的衬底和第二图形掩膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第二图形掩膜的表面；在所述各向同性的刻蚀工艺之后，去除所述图形化层。

可选的，所述各向同性的刻蚀工艺为干法刻蚀工艺。

可选的，当所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层，且所述第一掩膜材料层的材料为氮化硅，所述第二掩膜材料层的材料为氧化硅时，所述干法刻蚀工艺包括：刻蚀气体包括CH₃F、CH₂F₂和O₂，所述CH₃F的流量为20sccm～200sccm，CH₂F₂的流量为2sccm～50sccm，所述O₂的流量为10sccm～100sccm。

可选的，所述各向同性的刻蚀工艺为湿法刻蚀工艺。

可选的，当所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层，且所述第一掩膜材料层的材料为氮化硅，所述第二掩膜材料层的材料为氧化硅时，所述湿法刻蚀工艺的刻蚀液为磷酸溶液。

可选的，所述图形化层的材料为光刻胶材料；去除所述图形化层的工艺为湿法去胶工艺或灰化工艺。

可选的，对所述第二图形掩膜的侧壁进行减薄的厚度为2纳米～10纳米。

可选的，所述掩膜层的形成方法包括：在衬底表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化的光刻胶层，所述图形化的光刻层覆盖需要形成第一图形掩模和第二图形掩膜的对应区域；以所述图形化的光刻胶层为掩膜，刻蚀所述掩膜材料膜，直至暴露出衬底表面为止，形成掩膜层；在刻蚀所述掩膜材料膜之后，去除所述图形化的光刻胶层。

可选的，所述隔离结构的形成方法包括：在衬底内形成沟槽之后，去除所述掩膜层；在去除所述掩膜层之后，在所述衬底表面和沟槽内形成隔离膜，所述隔离膜填充满所述沟槽；平坦化所述隔离膜直至暴露出衬底表面为止，在所述沟槽内形成隔离结构。

可选的，所述第一图形掩膜投影于衬底表面的图形尺寸、大于所述第二图形掩膜投影于衬底表面的图形尺寸。

可选的，还包括：在形成隔离结构之后，在上拉晶体管有源区形成上拉晶体管；在形成隔离结构之后，在下拉晶体管有源区形成下拉晶体管；采用所述上拉晶体管和下拉晶体管形成静态随机存储器。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，衬底具有用于形成上拉晶体管的上拉区域，以及用于形成下拉晶体管的下拉区域；在衬底表面形成的掩膜层具有位于下拉区域内的第一图形掩膜、以及位于上拉区域内的上拉区域掩膜；其中，所述第一图形掩膜用于定义下拉区域内的下拉晶体管有源区；所述第二图形掩膜定义了上拉区域内的上拉晶体管有源区。在形成所述掩膜层之后，再对所述第二图形掩膜的侧壁进行减薄，使得以所述第二图形掩膜为掩膜，刻蚀形成的上拉晶体管有源区尺寸缩小；而在所述第一图形掩模投影于衬底表面的图形尺寸较大的情况下，由于所述第二图形掩膜投影于衬底表面的图形尺寸减小，能够使相邻的第一图形掩膜与第二图形掩膜之间的距离增大；以所述掩膜层为掩膜，在所述衬底内刻蚀形成沟槽之后，能够在所述下拉晶体管有源区尺寸增大的情况下，使相邻上拉晶体管有源区和下拉晶体管有源区之间的沟槽顶部尺寸增大，从而减小了所述沟槽的深宽比，使得后续在所述沟槽内形成隔离结构的难度降低；在所述沟槽内形成的隔离结构致密均匀，避免了所形成的隔离结构内部产生空隙。因此，所述隔离结构两侧相邻的上拉晶体管有源区和下拉晶体管有源区之间，难以产生漏电流，使得所形成的半导体结构的性能提高、可靠性增强。

进一步，所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层；所述第一掩膜材料层和第二掩膜材料层的材料不同；所述对对所述第二图形掩膜的侧壁进行减薄的方法包括：采用各向同性的刻蚀工艺刻蚀所述第一图形掩膜中的第一掩膜材料层侧壁表面。由于在所述第二图形掩膜中，所述第一掩膜材料层表面具有第二掩膜材料层，所述第二掩膜材料层能够在刻蚀所述第一掩膜材料层侧壁的工艺中，用于保护所述第一掩膜材料层顶部，避免所述第一掩膜材料层的厚度减少，从而保证了所述第一掩膜材料层具有足够大的厚度。由于所述第一掩膜材料层用于作为刻蚀上拉区域衬底的掩膜，由于所述第一掩膜材料层具有足够大的厚度，在所述刻蚀衬底的工艺中，所述第一掩膜材料层能够保持图形稳定，从而使刻蚀形成的上拉晶体管的有源区形貌良好，图形尺寸精确。

附图说明

图1为现有6T结构的静态随机存储器的存储单元的电路结构示意图；

图2是静态随机存储器的存储单元中，上拉区域和下拉区域的俯视结构示意图；

图3至图12是本发明实施例的半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，静态随机存储器的性能较差。

请继续参考图1，由于下拉晶体管开启时用于进行读取操作，因此作为下拉晶体管的第一NMOS晶体管N1和第二NMOS晶体管N2对于避免阈值电压失配(Vtmismatch)的要求更高，即要求在静态随机存储器的各存储单元中，各第一NMOS晶体管N1或各第二NMOS晶体管N2的阈值电压需保持一致或相近。

经过研究发现，晶体管的阈值电压失配与沟道区的面积有关，尤其是与所述沟道区沿晶体管栅极长度方向的长度有关；所述沟道区沿晶体管栅极长度方向的长度越长，能够使晶体管的短沟道相应得到抑制，若干晶体管之间的阈值电压差异减小，从而使得晶体管的阈值电压失配得到抑制。因此，当NMOS晶体管沟道区的面积越大，能够使晶体管的阈值电压失配越低；而所述沟道区域面积决定了晶体管有源区(ActiveArea)的面积，即所述有源区的面积越大，若干NMOS晶体管之间的阈值电压失配程度越低。由此可知，为了提高静态随机存储器的性能，需要增大下拉晶体管的有源区面积。

然而，请参考图2，图2是静态随机存储器的存储单元中，上拉区域和下拉区域的俯视结构示意图，包括：衬底100，所述衬底100包括相邻的上拉区域110和下拉区域120；位于所述衬底100的上拉区域110内具有上拉晶体管有源区111；位于所述衬底100的下拉区域120内具有下拉晶体管有源区121；位于所述衬底100内的隔离结构130，所述隔离结构130位于所述上拉晶体管有源区111和下拉晶体管有源区121之间。

其中，沿X方向是晶体管栅极的长度方向，所述上拉晶体管有源区111在X方向上具有第一有源区宽度L1，所述下拉晶体管有源区121在X方向下具有第二有源区宽度L2；沿Y方向是晶体管沟道区宽度的方向；而所述X方向与Y方向相互垂直。

为了增大下拉晶体管有源区121的面积，所述下拉晶体管有源区121的第二有源区宽度L2需要增大，以此降低下拉晶体管的阈值电压失配。然而，一旦增加了所述第二有源区宽度L2，容易导致相邻的上拉晶体管有源区111和下拉晶体管有源区121之间的距离L3变小；由于所述隔离结构形成于上拉晶体管有源区和下拉晶体管有源区之间的衬底内；所述距离L3变小会导致用于形成所述隔离结构130的沟槽深宽比变大，继而导致在所述沟槽内填充隔离结构材料的难度增大，容易导致所形成的隔离结构130内部产生空洞(void)，致使所述隔离结构130的电隔离能力降低，则相邻的上拉晶体管有源区111和下拉晶体管有源区121之间容易产生漏电流，使所形成的静态随机存储器的存储单元的性能下降。

而且，随着半导体器件尺寸的缩小、集成度的提高，因受到工艺精度的限制，尤其是光刻工艺精确度的限制，所述第一有源区宽度L1无法进一步缩小；同时，因受到器件特征尺寸(CriticalDimension，简称CD)的限制，在第一有源区宽度L1和第二有源区宽度L2确定的情况下，无法通过增大距离L3来提高所形成的隔离结构的质量。

为了解决上述问题，本发明提出一种半导体结构的形成方法。其中，衬底具有用于形成上拉晶体管的上拉区域，以及用于形成下拉晶体管的下拉区域；在衬底表面形成的掩膜层具有位于下拉区域内的第一图形掩膜、以及位于上拉区域内的上拉区域掩膜；其中，所述第一图形掩膜用于定义下拉区域内的下拉晶体管有源区；所述第二图形掩膜定义了上拉区域内的上拉晶体管有源区。在形成所述掩膜层之后，再对所述第二图形掩膜的侧壁进行减薄，使得以所述第二图形掩膜为掩膜形成的上拉晶体管有源区尺寸缩小；而在所述第一图形掩模投影于衬底表面的图形尺寸较大的情况下，由于所述第二图形掩膜投影于衬底表面的图形尺寸减小，能够使相邻的第一图形掩膜与第二图形掩膜之间的距离增大；以所述掩膜层为掩膜，在所述衬底内刻蚀形成沟槽之后，能够在所述下拉晶体管有源区尺寸增大的情况下，使相邻上拉晶体管有源区和下拉晶体管有源区之间的沟槽顶部尺寸增大，从而减小了所述沟槽的深宽比，使得后续在所述沟槽内形成隔离结构的难度降低；在所述沟槽内形成的隔离结构致密均匀，避免了所形成的隔离结构内部产生空隙。因此，所述隔离结构两侧相邻的上拉晶体管有源区和下拉晶体管有源区之间，难以产生漏电流，使得所形成的半导体结构的性能提高、可靠性增强。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图12是本发明实施例的半导体结构形成过程的剖面结构示意图。

请参考图3，提供衬底200，所述衬底200具有下拉区域210和上拉区域220。

衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。

所述衬底200的下拉区域210内后续形成下拉晶体管的有源区，在所述下拉晶体管的有源区形成下拉晶体管；所述衬底200的上拉区域220内后续形成上拉晶体管的有源区，所述上拉晶体管的有源区用于形成上拉晶体管；所述下拉晶体管和上拉晶体管用于构成静态随机存储器的存储单元；而相邻的上拉晶体管有源区、下拉晶体管有源区之间的衬底200内需要形成隔离结构以进行电隔离。

请参考图4和图5，图5是图4的俯视结构示意图，图4是图5沿AA’方向的剖面结构示意图，在衬底200表面形成掩膜层230，所述掩膜层230包括第一图形掩膜211和第二图形掩膜221，所述第一图形掩膜211位于下拉区域内210，所述第二图形掩膜221位于上拉区域220内。

所述掩膜层230用于作为刻蚀形成上拉晶体管有源区和下拉晶体管有源区的掩膜。在所述掩膜层230中，位于下拉区域210内的第一图形掩膜211定义了下拉晶体管有源区的对应位置和结构，位于上拉区域220内的第二图形掩膜221定义了上拉晶体管有源区的对应位置和结构。

在本实施例中，X方向为后续形成的上拉晶体管和下拉晶体管的沟道长度方向；所述第一图形掩膜211在沿X的方向上具有第一宽度W1，所述第一宽度W1为80纳米～200纳米；所述第二图形掩膜221在沿X的方向上具有第二宽度W2，所述第二宽度W2为30纳米～50纳米。

在所需形成的静态随机存储器的存储单元中，由于下拉晶体管开启时用于进行读取操作，下拉晶体管对于阈值电压精确度的要求更高，因此，需要使下拉晶体管的阈值电压失配减小。为了减小所述下拉晶体管的阈值电压失配，需要使下拉晶体管的沟道区面积增大，尤其是所述沟道区的长度需要增加，以削弱短沟道效应，使下拉晶体管的性能更为稳定。而下拉晶体管的沟道区面积增加，使得下拉晶体管有源区的面积较大；而为了保证所述存储单元所占用的面积不会增加，所述上拉晶体管有源区的面积、以及相邻上拉晶体管有源区和下拉晶体管有源区之间的距离较小。因此，所述第一图形掩膜211投影于衬底200表面的图形尺寸、大于所述第二图形掩膜221投影于衬底200表面的图形尺寸。

相邻上拉晶体管有源区和下拉晶体管有源区之间的衬底内需要形成隔离结构，然而，由于相邻上拉晶体管有源区和下拉晶体管有源区之间的距离较小，会导致用于形成隔离结构的沟槽深宽比增大，从而使得在所述沟槽内填充隔离结构材料的工艺难度增加，容易造成所形成的隔离结构内部形成空洞，所述空洞会降低所形成的隔离结构的电隔离性能，在上拉晶体管有源区和下拉晶体管有源区之间产生漏电流等问题，使所形成的静态随机存储器的存储单元性能降低。因此，为了提高所形成的隔离结构的质量，需要增大上拉晶体管有源区和下拉晶体管有源区之间的距离，即增大相邻第一图形掩膜211和第二图形掩模221之间的距离。

然而，若干在不减小第二图形掩模221尺寸的情况下，增大相邻第一图形掩膜211和第二图形掩模221之前的距离，会使所形成的存储单元的面积增大，不利于半导体器件的微型化和集成化。因此，为了增大相邻第一图形掩膜211和第二图形掩模221之间的距离，需要缩小所述第二图形掩膜221的尺寸。但是，由于所述第一图形掩模211和第二图形掩膜221的尺寸、以及相邻第一图形掩模211和第二图形掩膜221之间的距离均受到工艺限制，尤其受到光刻工艺精确度的限制，因此，难以直接通过调整工艺来缩小所述第二图形掩膜221的尺寸。

为了在不增加存储单元面积的情况下，增大下拉晶体管有源区的面积，并增大相邻下拉晶体管有源区和上拉晶体管有源区之间的距离，本实施例中，在形成所述掩膜层230之后，通过对所述第二图形掩膜221的侧壁进行减薄，以减小所述第二图形掩膜221的尺寸，从而增大了相邻第一图形掩模211和第二图形掩膜221之间的距离，使后续形成的隔离结构的致密，所形成的存储单元的性能稳定。

本实施例中，所述掩膜层230的形成工艺包括：在衬底200表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层定义了第一图形掩膜211和第二图像掩膜221的对应位置和结构；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出衬底200表面为止，形成掩膜层230；在刻蚀所述掩膜材料膜之后，去除所述图形化层。

在本实施例中，所述图形化层为图形化的光刻胶层，所述图形化的光刻胶层采用曝光显影工艺形成。在另一实施例中，所述图形化层还能够以多重图形化掩膜工艺形成，例如自对准双重图形(Self-alignedDoublePatterned，简称SaDP)掩膜工艺。

在本实施例中，因受到光刻工艺的精确度限制，所述图形化层的尺寸无法进一步缩小，因此，所形成的第一图形掩膜211和第二图形掩膜221的尺寸无法进一步缩小，因此，需要后续对第二图形掩膜221的侧壁进行刻蚀，以缩小所述第二图形掩模221的尺寸。

在本实施例中，所述掩膜层230包括第一掩膜材料层231、以及位于所述第一掩膜材料层231表面的第二掩膜材料层232。所述掩膜层230为双层结构，后续对所述第二图形掩膜221的侧壁进行减薄，即是对所述第二图形掩膜221中的第一掩膜材料层231侧壁表面进行刻蚀。

所述第一掩膜材料层231和第二掩膜材料层232的材料不同，所述第一掩膜材料层231和第二掩膜材料层232具有刻蚀选择性。由于所述第二掩膜材料层232覆盖于第一掩膜材料层231表面，在后续对所述第二图形化掩膜层221中的第一掩膜材料层231侧壁进行刻蚀时，所述第二掩膜材料层232能够保护所述第一掩膜材料层231的表面，在所述第一掩膜材料层231的侧壁受到刻蚀时，所述第一掩膜材料层231的顶部表面不会受到刻蚀，因此，所述上拉区域220内的第一掩膜材料层231厚度不会减小。而所述第二图形掩膜221内的第一掩膜材料层231作为后续刻蚀衬底200，并形成上拉晶体管有源区的掩膜，由于所述第二图形掩膜221内的第一掩膜材料层231厚度不会被减小，使得所述第一掩膜材料层231能够在后续刻蚀衬底200工艺中，保持图形的稳定，有利于使所形成的上拉晶体管有源区的形貌良好、结构尺寸精确。

所述第一掩膜材料层231或第二掩膜材料层232的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。在本实施例中，所述第一掩膜材料层231的材料为氮化硅，所述第二掩膜材料层232的材料为氧化硅；由于所述第二图形掩膜221中的第一掩膜材料层231在后续作为刻蚀衬底200的掩膜，而所述氮化硅的密度较大、物理硬度较高，有利于在后续的刻蚀工艺至维持图形形貌的稳定，能够使所形成的上拉晶体管有源区形貌良好。

所述第一掩膜材料层231的厚度为100埃～500埃；若所述第一掩膜材料层231的厚度过薄，则容易在后续以第一掩膜材料层231为掩膜，刻蚀衬底200的过程中被消耗去除，并暴露出衬底200表面，则容易使所形成的上拉晶体管有源区形貌不良；若所述第一掩膜材料层231的厚度过厚，则容易造成材料的浪费，造成工艺成本上升。

所述第二掩膜材料层232的厚度为100埃～500埃；若所述第二掩膜材料层232的厚度过薄，则容易在后续对第一掩膜材料层231的侧壁进行减薄的过程中被消耗去除，并暴露出第一掩膜材料层231的侧壁表面，造成第一掩膜材料层231的形貌不良，则后续刻蚀形成的上拉晶体管有源区形貌不良；若所述第二掩膜材料层232的厚度过厚，则容易造成材料的浪费，造成工艺成本上升。

在另一实施例中，所述掩膜层为单层结构；所述掩膜层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳；所述掩膜层的厚度为200埃～1000埃。

所述掩膜层的形成方法包括：在衬底200表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化的光刻胶层，所述图形化的光刻层覆盖需要形成第一图形掩模211和第二图形掩膜221的对应区域；以所述图形化的光刻胶层为掩膜，刻蚀所述掩膜材料膜，直至暴露出衬底200表面为止，形成掩膜层；在刻蚀所述掩膜材料膜之后，去除所述图形化的光刻胶层。由于仅形成一层掩膜层，后续在对掩膜层的侧壁进行减薄之后，无需额外的步骤去除第二掩膜材料层，使得工艺步骤简化。而为了保证在后续对掩膜层的侧壁进行减薄之后，为了保证掩膜层仍具有足够的厚度刻蚀衬底200，需要保证所述掩膜层的厚度较厚，因此，所述掩膜层的厚度在200埃～1000埃的范围内较佳。

请参考图6和图7，图7是图6的俯视结构示意图，图6是图7沿AA’方向的剖面结构示意图，在所述下拉区域210的衬底200和第一图形掩膜211表面形成图形化层240，所述图形化层240暴露出上拉区域220的衬底200和第二图形掩膜221。

所述图形化层240作为后续对上拉区域220的掩膜层230侧壁进行减薄的掩膜，因此所述图形化层240需要覆盖所述下拉区域210的衬底200和第一图形掩膜211，并暴露出上拉区域220的衬底200和第二图形掩膜221。

本实施例中，所述图形化层240的材料为光刻胶材料；所述图形化层240的形成工艺包括：在所述衬底200和掩膜层230表面喷涂或旋涂光刻胶膜；对所述光刻胶膜进行曝光显影工艺，形成图形化的光刻胶层，所述光刻胶层覆盖上拉区域220。

在其它实施例中，所述图形化层240的材料还能够为氧化硅、氮化硅、氮氧化硅、无定形碳或光敏材料。

请参考图8，以所述图形化层240为掩膜，采用各向同性的刻蚀工艺刻蚀所述第一图形掩膜211中的第一掩膜材料层231侧壁表面，对所述第二图形掩膜221的侧壁进行减薄。

所述各向同性的刻蚀工艺用于对第二图形掩膜221的侧壁进行减薄，使得所述第二图形掩膜221投影于衬底200表面的图形尺寸缩小，则后续以所述第二图形掩膜221刻蚀衬底200所形成的上拉晶体管有源区的尺寸缩小，相应的，使得相邻的上拉晶体管有源区之间、以及相邻的上拉晶体管有源区和下拉晶体管有源区之间的距离增大，有利于后续在衬底200内进行隔离结构的形成工艺，能够使所形成的隔离结构的内部致密，电隔离性能良好。

对所述第二图形掩膜221的侧壁进行减薄的厚度为2纳米～10纳米，所述减薄的厚度决定了后续刻蚀衬底200时的第二图形掩膜221尺寸；若所减薄的厚度过大，则所述第二图形掩膜221投影于衬底200表面的图形尺寸过小，在后续刻蚀衬底200时，所述第二图形掩膜221容易发生坍塌；若所减薄的厚度过大，则相邻第二图形掩膜221之间、以及相邻第一图形掩膜211和第二图形掩膜221之间的距离依旧过小，依旧存在后续形成隔离结构的质量较差的问题。

在本实施例中，所述掩膜层230为双层结构，所述掩膜层230包括第一掩膜材料层231、以及位于所述第一掩膜材料层232表面的第二掩膜材料层232，所述对所述第二图形掩膜221的侧壁进行减薄的工艺，即是对第二图形掩膜221内的第一掩膜材料层231的侧壁进行减薄，并且在减薄第一掩膜材料层231的侧壁之后，去除所述第二掩膜材料层232，以所述上拉区域220的第一掩膜材料层231作为第二图形掩膜221，对衬底200进行刻蚀。

而在所述各向同性的刻蚀工艺中，在垂直于衬底200表面、以及平行于衬底表面的方向上均具有刻蚀速率，由于所述第一掩膜材料层231的表面具有第二掩膜材料层232覆盖，因此在所述第一掩膜材料层231的侧壁受到刻蚀时，所述第一掩膜材料层231的顶部表面不会受到刻蚀，从而使得第一掩膜材料层231的厚度不会发生变化；当后续以所述第一掩膜材料层231刻蚀上拉区域220的衬底200时，所述第一掩膜材料层231能够位置图形结构的稳定，以保证所形成的上拉晶体管的有源区形貌良好、尺寸精确。

在一实施例中，所述各向同性的刻蚀工艺为干法刻蚀工艺。所述第一掩膜材料层231的材料为氮化硅，所述第二掩膜材料层232的材料为氧化硅，所述干法刻蚀工艺用于对所述第一掩膜材料层231进行刻蚀，则所述干法刻蚀工艺包括：刻蚀气体包括CH₃F、CH₂F₂和O₂，所述CH₃F的流量为20sccm～200sccm，CH₂F₂的流量为2sccm～50sccm，所述O₂的流量为10sccm～100sccm。

在另一实施例中，所述各向同性的刻蚀工艺为湿法刻蚀工艺。所述第一掩膜材料层231的材料为氮化硅，所述第二掩膜材料层232的材料为氧化硅，所述湿法刻蚀工艺用于对所述第一掩膜材料层231进行刻蚀，则所述湿法刻蚀工艺的刻蚀液为磷酸溶液。

在另一实施例中，所述掩膜层为单层结构。对所述第二图形掩膜221的侧壁进行减薄的方法包括：在所述下拉区域210的衬底200和第一图形掩膜表面形成图形化层，所述图形化层暴露出上拉区域220的衬底200和第二图形掩膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第二图形掩膜的表面；在所述各向同性的刻蚀工艺之后，去除所述图形化层。

请参考图9和图10，图10是图9的俯视结构示意图，图9是图10沿AA’方向的剖面结构示意图，在对所述第二图形掩膜221的侧壁进行减薄之后，去除所述图形化层240(如图8和图9所示)和第二掩膜材料层232(如图8和图9所示)。

在本实施例中，所述图形化层240的材料为光刻胶材料，则去除所述图形化层240的工艺为湿法去胶工艺或灰化工艺。

在本实施例中，所述掩膜层230为双层结构，并且包括第一掩膜材料层231、以及位于所述第一掩膜材料层232表面的第二掩膜材料层232。后续用于刻蚀衬底200的是所述第一掩膜材料层232，位于下拉区域210的第一掩膜材料层231作为第一图形掩膜211(如图8所示)刻蚀衬底200，位于上拉区域220的第一掩膜材料层231作为第二图形掩膜221(如图8所示)刻蚀衬底200，因此，在去除所述图形化层240之后，还需要去除所述第二掩膜材料层232。

本实施例中，所述第二掩膜材料层232的材料为氧化硅，去除所述第二掩膜材料层232的工艺为干法刻蚀工艺或湿法刻蚀工艺；所述干法刻蚀工艺的刻蚀气体包括CHF₃、CH₄、CH₂F₂、CH₃F中的一种或多种；所述湿法刻蚀工艺的刻蚀液包括氢氟酸溶液，所述湿法刻蚀工艺的选择性较高，对第一掩膜材料层231和衬底200表面的损伤较小。

请参考图11，在对所述第二图形掩膜221的侧壁进行减薄之后，以所述第一掩膜材料层231为掩膜，刻蚀所述衬底200，在所述衬底200内形成沟槽250。

位于第一图形掩模211(如图10所示)底部的衬底200形成下拉晶体管有源区212，位于第二图形掩模221(如图10所示)底部的衬底200形成上拉晶体管有源区222。

本实施例中，以位于下拉区域210的第一掩膜材料层231作为第一图形掩膜211，以位于上拉区域220的第一掩膜材料层231作为第二图形掩膜221。由于位于上拉区域220的第一掩膜材料层231的侧壁被减薄，使得相邻的第一掩膜材料层231之间的距离增大，从而使刻蚀形成的相邻上拉晶体管有源区222之间、以及相邻的下拉晶体管有源区212和上拉晶体管有源区222之间的距离增大，即所形成的沟槽250开口尺寸增大，则所述沟槽250的深宽比降低，从而使后续形成隔离结构的工艺难度降低，有利于使后续形成的隔离结构内部致密，避免所述隔离结构内产生空洞。

本实施例中，所述衬底200为硅衬底，所述刻蚀衬底200的工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

请参考图12，在所述沟槽250(如图11所示)内形成隔离结构251。

所述隔离结构251的形成方法包括：在衬底内形成沟槽250之后，去除所述掩膜层230(如图10所示)；在去除所述掩膜层230之后，在所述衬底200表面和沟槽250内形成隔离膜，所述隔离膜填充满所述沟槽250；平坦化所述隔离膜直至暴露出衬底200表面为止，在所述沟槽250内形成隔离结构251。

在本实施例中，由于相邻下拉晶体管有源区212和上拉晶体管有源区222之间的距离增大，使所述沟槽250的开口尺寸增大，所述沟槽250的深宽比降低，则在所述沟槽250内填充隔离膜时，所述隔离膜的材料易于进入所述沟槽250的底部，所述隔离膜的材料不易在所述沟槽顶部的侧壁表面堆积，则所述隔离膜不会使所述沟槽过早闭合，因此所形成的隔离膜内部不易产生空洞，所形成的隔离膜内部致密均匀，所形成的隔离结构251的电隔离性能稳定。

本实施例中，为了提高所形成的隔离膜的质量，进一步避免隔离膜内部形成空洞，形成所述隔离膜的工艺能够为高密度等离子(HDP，HighDensityProcess)沉积工艺、高深宽比等离子体沉积(HARP，HighAspectRatioProcess)工艺或流体化学气相沉积(FCVD)工艺。

在一实施例中，所述隔离膜的材料为氧化硅，形成所述隔离膜的工艺为高密度等离子沉积工艺，所述高密度等离子沉积工艺包括：压强为3毫托～10毫托，温度为380摄氏度～450摄氏度，射频功率为4000瓦～8000瓦，沉积气体包括氧气、硅烷和载气，其中，氧气的流量为140标准毫升/分钟～260标准毫升/分钟，硅烷的流量为3标准毫升/分钟～50标准毫升/分钟，所述载气能够为氩气，所述氩气的流量为50标准毫升/分钟～200标准毫升/分钟。

在本实施例中，去除所述掩膜层230即去除所述第一掩膜材料层231，所述去除第一掩膜材料层231的工艺为湿法刻蚀工艺或干法刻蚀工艺。在本实施例中，所述第一掩膜材料层231的材料为氮化硅，去除所述第一掩膜材料层231的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为磷酸溶液。

在本实施例中，所述平坦化隔离膜的工艺为化学机械抛光工艺。

在形成隔离结构251之后，在上拉晶体管有源区222形成上拉晶体管；在形成隔离结构251之后，在下拉晶体管有源区212形成下拉晶体管；采用所述上拉晶体管和下拉晶体管形成静态随机存储器。

综上所述，在本实施例中，衬底具有用于形成上拉晶体管的上拉区域，以及用于形成下拉晶体管的下拉区域；在衬底表面形成的掩膜层具有位于下拉区域内的第一图形掩膜、以及位于上拉区域内的上拉区域掩膜；其中，所述第一图形掩膜用于定义下拉区域内的下拉晶体管有源区；所述第二图形掩膜定义了上拉区域内的上拉晶体管有源区。在形成所述掩膜层之后，再对所述第二图形掩膜的侧壁进行减薄，使得以所述第二图形掩膜为掩膜，刻蚀形成的上拉晶体管有源区尺寸缩小；而在所述第一图形掩模投影于衬底表面的图形尺寸较大的情况下，由于所述第二图形掩膜投影于衬底表面的图形尺寸减小，能够使相邻的第一图形掩膜与第二图形掩膜之间的距离增大；以所述掩膜层为掩膜，在所述衬底内刻蚀形成沟槽之后，能够在所述下拉晶体管有源区尺寸增大的情况下，使相邻上拉晶体管有源区和下拉晶体管有源区之间的沟槽顶部尺寸增大，从而减小了所述沟槽的深宽比，使得后续在所述沟槽内形成隔离结构的难度降低；在所述沟槽内形成的隔离结构致密均匀，避免了所形成的隔离结构内部产生空隙。因此，所述隔离结构两侧相邻的上拉晶体管有源区和下拉晶体管有源区之间，难以产生漏电流，使得所形成的半导体结构的性能提高、可靠性增强。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底具有下拉区域和上拉区域；

在衬底表面形成掩膜层，所述掩膜层包括第一图形掩膜和第二图形掩膜，所述第一图形掩膜位于下拉区域内，所述第二图形掩膜位于上拉区域内；

对所述第二图形掩膜的侧壁进行减薄；

在对所述第二图形掩膜的侧壁进行减薄之后，以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽，位于第一图形掩模底部的衬底形成下拉晶体管有源区，位于第二图形掩模底部的衬底形成上拉晶体管有源区；

在所述沟槽内形成隔离结构。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述第二图形掩膜的侧壁进行减薄的方法包括：在所述下拉区域的衬底和第一图形掩膜表面形成图形化层，所述图形化层暴露出上拉区域的衬底和第二图形掩膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第一图形掩膜中的第一掩膜材料层侧壁表面；在所述各向同性的刻蚀工艺之后，去除所述图形化层。

4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一掩膜材料层和第二掩膜材料层的材料不同；所述第一掩膜材料层或第二掩膜材料层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。

5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一掩膜材料层的厚度为100埃～500埃；所述第二掩膜材料层的厚度为100埃～500埃。

6.如权利要求2所述的半导体结构的形成方法，其特征在于，在对所述第二图形掩膜的侧壁进行减薄之后，去除所述第二掩膜材料层。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度为200埃～1000埃。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第二图形掩膜的侧壁进行减薄的方法包括：在所述下拉区域的衬底和第一图形掩膜表面形成图形化层，所述图形化层暴露出上拉区域的衬底和第二图形掩膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第二图形掩膜的表面；在所述各向同性的刻蚀工艺之后，去除所述图形化层。

10.如权利要求3或9所述的半导体结构的形成方法，其特征在于，所述各向同性的刻蚀工艺为干法刻蚀工艺。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，当所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层，且所述第一掩膜材料层的材料为氮化硅，所述第二掩膜材料层的材料为氧化硅时，所述干法刻蚀工艺包括：刻蚀气体包括CH₃F、CH₂F₂和O₂，所述CH₃F的流量为20sccm～200sccm，CH₂F₂的流量为2sccm～50sccm，所述O₂的流量为10sccm～100sccm。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，所述各向同性的刻蚀工艺为湿法刻蚀工艺。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，当所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层，且所述第一掩膜材料层的材料为氮化硅，所述第二掩膜材料层的材料为氧化硅时，所述湿法刻蚀工艺的刻蚀液为磷酸溶液。

14.如权利要求3或9所述的半导体结构的形成方法，其特征在于，所述图形化层的材料为光刻胶材料；去除所述图形化层的工艺为湿法去胶工艺或灰化工艺。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第二图形掩膜的侧壁进行减薄的厚度为2纳米～10纳米。

16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的形成方法包括：在衬底表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化的光刻胶层，所述图形化的光刻层覆盖需要形成第一图形掩模和第二图形掩膜的对应区域；以所述图形化的光刻胶层为掩膜，刻蚀所述掩膜材料膜，直至暴露出衬底表面为止，形成掩膜层；在刻蚀所述掩膜材料膜之后，去除所述图形化的光刻胶层。

17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的形成方法包括：在衬底内形成沟槽之后，去除所述掩膜层；在去除所述掩膜层之后，在所述衬底表面和沟槽内形成隔离膜，所述隔离膜填充满所述沟槽；平坦化所述隔离膜直至暴露出衬底表面为止，在所述沟槽内形成隔离结构。

18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一图形掩膜投影于衬底表面的图形尺寸、大于所述第二图形掩膜投影于衬底表面的图形尺寸。

19.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成隔离结构之后，在上拉晶体管有源区形成上拉晶体管；在形成隔离结构之后，在下拉晶体管有源区形成下拉晶体管；采用所述上拉晶体管和下拉晶体管形成静态随机存储器。