CN105493403B - 包括占空比校正的时钟倍频器 - Google Patents
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Abstract
示例性实施例涉及时钟倍频器。设备可以包括配置用于接收输入时钟信号并且传输经校正的时钟信号的占空比校正电路。占空比校正电路可以包括第一电路以在输入时钟信号的第一周期期间传输输出电压并且在输入时钟信号的第二周期期间校正第一电路的电流失配。占空比校正电路也可以包括第二电路以在第二周期期间传输输出电压并且在第一周期期间校正第二电路的电流失配。此外，设备可以包括用于接收校正的时钟信号并且产生输出时钟的时钟发生器。
Description
相关申请的交叉引用
本申请要求享有2013年7月30日提交的主题名称为“CLOCK DOUBLER INDCLUDINGDUTY CYCLE CORRECTION”的美国非临时申请No.13/954,691的优先权，该申请在此通过全文引用的方式明确并入本文。
技术领域
本发明通常涉及一种包括占空比校正的时钟倍频器。更具体地，本发明涉及用于基于经校正的占空比产生时钟信号的实施例。
背景技术
可以采用各种类型的振荡器和支持电路产生的时钟信号通常用在许多电子电路中并且用于各种目的。例如，时钟信号可以用于触发在诸如处理器、存储器设备等之类的数字电路中的触发同步电路(例如触发器)。
具有由在逻辑高处持续时间以及在逻辑低处持续时间所确定的占空比的时钟信号连续地在逻辑高和逻辑低之间转换。可以希望产生具有尽可能接近50％占空比的时钟信号，以使得逻辑高持续时间接近逻辑低持续时间。数字电路可以均使用时钟信号的上升和下降边缘以触发同步电路以实现更快的操作速度。时钟信号的50％的占空比可以随后为同步电路提供最大定时容限。
时钟信号的占空比由于诸如在用于产生时钟信号的晶体管器件中失配之类的各种现象而可以失真。通常在设计时钟发生和分布电路中花费大量精力以减小器件失配。采用先进IC工艺制造的数字电路通常工作在高速下，例如一吉赫兹(GHz)或更高。高速对应于减小的时钟周期，例如1纳秒(nsec)对应于1GHz。小电路失配可以随后转换成具有较小时钟周期的占空比中的相对较大错误。
通常通过在两倍于所希望频率下运行振荡器并且将振荡器输出信号除以二以产生具有良好占空比的时钟信号，从而解决时钟占空比问题。然而，该方案出于数个原因可能是不合需要或不充分的。首先，消耗更多功率以在两倍于所需频率下操作振荡器以及二分电路。其次，由于二分电路中随机器件失配，因此显著的占空比失真仍然可以存在于时钟信号中。
存在对于时钟倍频器的需求。更具体地，存在对于涉及用于基于校正的占空比产生时钟信号的时钟倍频器的实施例的需求。
附图说明
图1图示了占空比校正器。
图2A示出了根据本发明示例性实施例的占空比校正器。
图2B是与图2A的占空比校正器相关联的时序图。
图3A图示了根据本发明示例性实施例的时钟发生器。
图3B是与图3A的时钟发生器相关联的时序图。
图4是根据本发明的示例性实施例的包括占空比校正器和时钟发生器的时钟倍频器的框图。
图5是示出了根据本发明示例性实施例的方法的流程图。
图6是示出了根据本发明示例性实施例的另一方法的流程图。
图7图示了根据本发明示例性实施例的包括占空比校正器和时钟发生器的设备。
具体实施方式
结合附图以下阐述的详细说明书意在作为本发明示例性的说明，并且并非意在仅展示其中可以实施本发明的实施例。该说明书全文中所使用的术语“示例性”意味着“用作示例、实例或说明”，并且不应必需构造作为在其他示例性实施例之上的优选或有利的实施例。详细说明书为了提供本发明示例性实施例的全面理解而包括具体细节。对本领域技术人员明显的是，可以不采用这些具体细节而实施本发明的示例性实施例。在一些情形中，广泛已知的结构和器件以框图形式示出以便于避免模糊在此所展示的示例性实施例的创新。
如将由本领域普通技术人员所认识到的那样，通常，仅一个晶体振荡器参考时钟(例如19.2MHz)可应用于基于锁相环(PLL)的频率合成器。对于使用环形振荡器电压受控振荡器(VCO)的PLL而言，输出相位噪声可以通过增大PLL的带宽而大大改进。当针对给定参考频率已经为了其最大稳定带宽而设计PLL时，可以仅通过增大参考频率而进一步增大带宽。
图1图示了占空比校正器100。占空比校正器100包括电荷泵102，触发器104，以及逻辑器件106、108、110和112。如图所示，逻辑器件106、108、110和112中的每一个可以包括反相器。触发器104被配置用于接收具有并非50％占空比的输入时钟信号ckin。此外，触发器104被配置用于经由端口D接收电源电压VDD以及经由复位端口rst接收反馈信号。触发器104被进一步配置用于经由端口Q输出时钟输出ckdcc以及经由端口输出
电荷泵102包括电流源ISOURCE，晶体管M1-M6，电容器kCINT和CINT，以及开关S1-S4。电流源ISOURCE耦合在电源电压VDD和晶体管M1的漏极之间，晶体管M1的漏极进一步耦合至晶体管M1的栅极、晶体管M2的栅极、以及晶体管M5的栅极。晶体管M1的源极耦合至节点A，其进一步耦合至节点B和晶体管M2的源极。晶体管M2的漏极耦合至晶体管M3的漏极，其进一步耦合至晶体管M3的栅极和晶体管M4的栅极。晶体管M3的源极耦合至电源电压VDD，晶体管M4的源极经由开关S1而可切换地(例如选择性地)耦合至电源电压VDD。晶体管M4的漏极耦合至晶体管M5的漏极，以及晶体管M5的源极经由开关S2可切换地耦合至节点B。
电容器kCINT耦合在电源电压VDD和节点E之间，节点E耦合至晶体管M5的漏极和晶体管M6的栅极。电容器CINT经由节点D而耦合在节点C与晶体管M6的漏极之间。晶体管M6经由开关S3而可切换地耦合至电源电压VDD，以及节点C和D经由开关S4可以耦合在一起。节点D耦合至逻辑器件112的输入端。此外，开关S1和S2被配置用于接收从触发器104的端口Q传输的信号，以及开关S3和S4被配置用于接收从触发器104的端口传输的信号。
具有额定地相等的上拉和下拉电流的电荷泵以及积分电容器用于检测在输入时钟的高和低时间之间的任何失配。电容器kCINT上的电压(也即电压VCP)控制了经由晶体管M6传输至电容器CINT的电流。电容器CINT上的电压到达反相器阈值花费的时间量用于设置经校正的时钟的高时间。理想地，当电压VCP达到稳定状态时，经校正的时钟占空比必须是50％。该方案的一个缺点是其依赖于电荷泵上拉和下拉电流的精确匹配。
如在此所述的示例性实施例涉及一种包括占空比失配抵消的时钟倍频器。根据一个示例性实施例，一种设备可以包括配置用于接收输入时钟信号并且传输经校正的输出时钟信号的占空比校正电路。占空比校正电路可以包括第一电路以在输入时钟信号的第一周期期间传输输出电压并且在输入时钟信号的第二周期期间校正第一电路的电流失配。占空比校正电路也可以包括第二电路以在第二周期期间传输输出电压并且在第一周期期间校正第二电路的电流失配。此外，设备可以包括用于接收经校正的时钟信号并且产生输出时钟信号的时钟发生器。
根据另一示例性实施例，本发明包括一种用于产生时钟信号的方法。该方法的各个实施例可以包括采用多个电荷泵产生经校正的时钟信号，其中多个电荷泵中的每个电荷泵被配置用于在输入时钟信号的一部分周期期间校正电流失配。方法也可以包括产生具有大于经校正的时钟信号频率的频率的输出时钟。
通过考虑后续说明书、附图以及所附权利要求，本发明的其他特征方面、以及各个特征方面的特征和优点对于本领域技术人员将变得明显。
图2A图示了根据本发明示例性实施例的设备200。可以包括占空比校正器的设备200包括双电荷泵。更具体地，设备200包括电荷泵202和电荷泵204。设备200进一步包括触发器206、触发器208、与门210和212、与非门214和216、以及反相器218、220、222和224。此外，电流源I被配置用于为设备200提供偏置电流。
电荷泵202包括晶体管M7-M16、开关S5-S12、以及电容器CUD1。电流源I耦合在电源电压VDD和晶体管M11的漏极之间，晶体管M11的漏极进一步耦合至晶体管M11的栅极、晶体管M12的栅极、晶体管M13的栅极、以及晶体管M16的栅极。晶体管M11的源极耦合至节点F，其进一步耦合至晶体管M12的源极和晶体管M13的源极。晶体管M12的漏极耦合至晶体管M9的源极和晶体管M10的源极。晶体管M9的栅极配置用于接收参考电压VREF，以及晶体管M9的漏极耦合至节点G，其进一步耦合至晶体管M7的漏极。晶体管M7的源极耦合至晶体管M8的源极，以及晶体管M7的栅极耦合至晶体管M8的栅极。晶体管M8的栅极耦合至晶体管M8的漏极，其进一步耦合至晶体管M10的漏极。
晶体管M13的漏极经由节点H耦合至晶体管M14的漏极。如图所示，节点H耦合至节点G。晶体管M14的漏极进一步耦合至晶体管M14的栅极，其也耦合至晶体管M15的栅极。晶体管M14的源极耦合至节点J。晶体管M15的源极经由开关S5、开关S6或两者而可切换地(例如选择性地)耦合至电源节点J。晶体管M15的漏极耦合至节点K，其经由开关S4可切换地耦合至节点L。节点K也可以经由开关S8耦合至设备200的节点M。节点L可以经由开关S10耦合至节点N，并且节点N可以耦合M可以经由开关S9耦合至节点N。节点N进一步耦合至晶体管M16的漏极，以及晶体管M16的源极耦合至节点P，其经由开关S11、开关S12或两者而选择性地耦合至节点F。此外，电容器CUD1耦合在节点J和晶体管M10的栅极之间，晶体管M10的栅极也耦合至节点L。
电荷泵204包括晶体管M17-M26，开关S13-S22，以及电容器CUD2和CINT。晶体管M17的源极经由开关13可切换地(例如选择性地)耦合至节点AA，晶体管M17的栅极耦合至设备200的节点M，以及晶体管M17的漏极耦合至节点BB。
晶体管M20具有耦合至节点EE的源极以及耦合至晶体管M24栅极的栅极，其进一步耦合至晶体管M25、M11、M12、M13和M16的栅极。晶体管M20的漏极耦合至节点FF，其也耦合至晶体管M21的源极和晶体管M19的源极。晶体管M19的栅极配置用于接收参考电压VREF，以及晶体管M19的漏极耦合至晶体管M18的漏极和节点CC，其进一步耦合至晶体管M23的漏极。晶体管M21的栅极耦合至节点DD，以及晶体管M21的漏极耦合至晶体管M22的漏极，其进一步耦合至晶体管M22的栅极以及晶体管M18的栅极。晶体管M22的源极和晶体管M18的源极每个耦合至节点AA。
此外，晶体管M24的源极耦合至节点EE，以及晶体管M25的源极可以经由开关S22、开关S21或两者而耦合至节点EE。晶体管M24的漏极耦合至晶体管M23的漏极，其进一步耦合至晶体管M23的栅极和节点GG。晶体管M23的栅极也耦合至晶体管M26的栅极，以及晶体管M23的源极耦合至节点AA。此外，晶体管M25的漏极耦合至节点HH，其可以经由开关S20耦合至节点DD以及经由开关S19耦合至节点M。此外，晶体管M26的漏极耦合至节点KK，其可以经由开关S17耦合至节点DD以及经由开关S18耦合至节点M。额外地，晶体管M26的源极可以经由开关S15、开关S16或两者而耦合至节点AA。
应该注意，节点J和AA耦合在一起，并且设备200的电容器kCINT耦合在节点MM和节点M之间。应该进一步注意，电荷泵电压VCP可以经由节点M而传输。
此外，触发器206包括耦合至电源电压VDD的输入端口D，耦合至逻辑器件224的输出端并且配置用于接收复位电压VRST的复位端口rst，以及配置用于接收输入时钟ckin的另一端口C1。触发器206进一步包括配置用于传输信号ckdcc的输出端口Q，其可以用于控制开关S13的操作。信号ckdcc也可以传输至与门器件210和212，如以下更充分所述。触发器206也可以包括配置用于传输信号的另一输出端口其可以用于控制开关S14的操作。信号也可以传输至与非门器件214和216，如以下更充分所述。
触发器208包括配置用于接收输入时钟ckin的端口C2。触发器206进一步包括配置用于传输信号DIV2的输出端口Q，其可以用于控制开关S5、S7、S20和S21的操作。信号DIV2也可以传输至与门器件210和与非门器件214，如以下更充分所述。触发器206也可以包括配置用于传输信号的另一输出端口其可以用于控制开关S10、S11、S15和S17的操作。信号也可以传输至与门器件212和与非门器件216，如以下更充分所述。此外，如图2A中所示，输出端口耦合至触发器208的输入端口D。
与门210配置用于接收信号DIV2和信号ckdcc，并且输出信号DN1，其可以用于控制开关S9。与门212配置用于接收信号和信号ckdcc，并且输出信号DN2，其可以用于控制开关S19和S22。此外，与非门214配置用于接收信号DIV2和信号并且输出信号其可以用于控制开关S6和S8。此外，与非门216配置用于接收信号和信号并且输出信号其可以用于控制开关S16和S18。
因此，设备200包括两个电荷泵(也即电荷泵202和204)，每个具有其自己的上拉/下拉失配校正电路。电荷泵202和204配置用于工作在输入时钟的交替周期上。更具体地，在第一周期(也即阶段)期间，电荷泵202可以驱动电压VCP，并且电荷泵204可以检测并校正其失配。此外，在另一阶段(也即周期)期间，电荷泵204可以驱动电压VCP，以及电荷泵202可以检测并校正其失配。
作为更具体的示例，在一个周期(例如偶数周期)期间，输入时钟控制了被集成在电容器kCINT上的电荷泵202的上拉和下拉电流的持续时间。同时，电荷泵204的上拉/下拉电流失配被集成至电容器CUD2上。如果电荷泵204的上拉和下拉电流不相等，GM级(也即包括晶体管M21和M19的差分配对)测量在参考电压VREF(其例如可以额定地等于电压VCP的固定数值)与电容器CUD2上电压之间的差值，并且调整电荷泵204的上拉电流直至其匹配电荷泵204的下拉电流。更具体地，校正电流(也即在晶体管M23的漏极与晶体管M18的漏极之间流动的电流)可以用于促使电荷泵204的上拉电流与电荷泵204的下拉电流基本上相等。
类似的，在另一不同的周期(例如奇数周期)期间，输入时钟控制了被集成至电容器kCINT上的电荷泵204的上拉和下拉电流的持续时间。同时，电荷泵204的上拉/下拉电流失配集成至电容器CUD1上。如果电荷泵202的上拉和下拉电流不相等，GM级(也即包括了包括晶体管M9和M10的差分配对)测量在参考电压VREF(其例如额定地等于电压VCP的固定数值)与电容器CUD1上电压之间的差值，并且调整电荷泵202的上拉电流直至其匹配电荷泵202的下拉电流。更具体地，校正电流(也即在晶体管M7的漏极与晶体管M14的漏极之间流动的电流)可以用于促使电荷泵202的上拉电流和电荷泵202的下拉电流基本上相等。
图2B是用于操作图2A的设备200的示例性时序图250。时序图250包括用于时钟输入信号ckin、时钟信号ckdcc、信号DIV2、信号DN1和DN2、信号和电荷泵电压VCP、以及复位电压VRST的时序信号。如时序图250中所示，设备200，经由占空比校正，被配置用于将时钟信号ckdcc的上升和下降边缘分别定位在基本上0°和180°度的相位处。
此外，根据示例性实施例，可以经由时钟发生器产生在占空比校正的时钟(例如时钟信号ckdcc)的上升和下降边缘处的四分之一周期的脉冲。图3A图示了根据示例性实施例的时钟发生器300。时钟发生器300包括晶体管M27和M28，电容器C1、C2和C3，电阻器R，开关S23-S26，触发器302和304，与非门306，以及反相器308、310、312、314和316。
晶体管M27的栅极耦合至晶体管M28的栅极以及节点NN，节点NN进一步经由电阻器R耦合至输入端。电容器C1耦合在节点NN和节点PP之间，节点PP耦合至电源电压VDD并且可以经由开关S23耦合至晶体管M27的源极。晶体管M27的漏极耦合至节点QQ，其耦合至电容器C2的一侧。电容器C2的另一侧耦合至接地电压GRND。可以经由开关S25耦合至接地电压GRND的节点QQ也耦合至反相器312的输入端。反相器312的输出端耦合至反相器310的输入端，其具有耦合至触发器302的复位端口rst的输出端。
晶体管M28的源极可以经由开关S24耦合至电源电压VDD。此外，晶体管M28的漏极耦合至节点RR，其耦合至电容器C3的一侧。电容器C3的另一侧耦合至接地电压GRND。此外，可以经由开关S26耦合至接地电压GRND的节点RR也耦合至反相器316的输入端。反相器316的输出端耦合至反相器314的输入端，其具有耦合至触发器304的复位端口rst的输出端。根据一个示例，电容器C2和C3可以均包括是电容器CINT(参见图2)的电容值一半的电容值(也即例如C2＝C3＝1/2CINT)。
触发器302和304中的每一个被配置用于接收电源电压VDD和时钟信号ckdcc。此外，触发器302被配置用于传输信号ck_cs1至与非门306的端口。信号ck_cs1也可以由开关S23和S25接收以用于控制其操作。触发器304配置用于传输信号ck_cs2至与非门306的另一端口。信号ck_cs2也可以由开关S24和S26接收以用于控制其操作。与非门306配置用于输出时钟信号ck2x，其具有基本上50％的占空比以及相对于时钟信号ckdcc的频率倍增的频率。
因此，时钟发生器300包括两个电流源和电容器级(也即包括晶体管M27和电容器C2的级，以及包括晶体管M28和电容器C3的级)，类似于设备200的最终级(也即包括晶体管M17和电容器CINT的级)。然而，如上所述，电容器C2和C3可以包括电容器CINT的电容值一半的电容值，并且因此电容器C2和C3将在输入时钟周期的四分之一中积分至反相器阈值。时钟发生器300的一个级工作在校正时钟的偶数阶段上，以及一个级工作在校正时钟的相反阶段上。触发器302和304中的每一个的输出是在与时钟信号ckdcc相同频率下但是具有25％占空比的时钟。时钟信号ck_cs1的反值以及时钟信号ck_cs2的反值可以经由与非门306组合以产生时钟信号ck2x。应该注意，RC滤波器(也即电阻器R和电容器C1)可以移除电压VCP的三角形以防止电压VCP上的波动过度地影响倍频时钟的占空比。
图3B是用于操作图3A的设备300的示例性时序图350。时序图350包括用于时钟信号ckdcc、信号ck_cs1、信号ck_cs2、复位电压VRST1、复位电压VRST2、以及时钟信号ck2x的时序信号。
图4示出了根据本发明示例性实施例的设备400。可以包括具有失配抵消的时钟倍频器的设备400包括耦合至时钟发生器404的占空比校正器402。仅借由示例的方式，占空比校正器402可以包括图2中所示的设备200(例如占空比校正器)，以及时钟发生器404可以包括图3中所示的时钟发生器300。设备402可以配置用于接收时钟信号并且输出经校正的时钟信号。此外，时钟发生器404可以配置用于接收校正的时钟信号并且输出具有相对于校正时钟信号的频率倍增了的频率的时钟信号。
图5是示出了根据一个或多个示例性实施例的方法500的流程图。方法500可以包括使用多个电荷泵产生校正时钟信号，多个电荷泵中的每个被配置用于在输入时钟信号的周期的一部分校正电流失配(由数字502示出)。此外，方法500也可以包括产生具有比经校正的时钟信号频率更大频率的输出时钟(由数字504示出)。
图6是示出了根据一个或多个示例性实施例的另一方法600的流程图。方法600可以包括接收输入时钟信号并且产生校正的时钟信号(由数字602示出)。此外，方法600也可以包括在输入时钟信号的第一周期期间采用第一电荷泵产生输出电压(由数字604示出)。方法600也可以包括在输入时钟信号的第二周期期间校正在第二电荷泵的第一电流和第二电流之间的失配(由数字606示出)。方法600可以进一步包括在第二周期期间采用第二电荷泵产生输出电压(由数字608示出)。此外，方法600可以包括在第一周期期间校正在第一电荷泵的第一电流和第二电流之间的失配(由数字610示出)。此外，方法600可以包括基于校正的时钟信号产生倍频的时钟信号(由数字612示出)。
图7示出了无线设备700的框图，其可以是蜂窝电话、终端、个人数字助理(PDA)、手机、或一些其他设备。无线设备700可以能够与各种无线通信系统通信，诸如CDMA、TDMA、FDMA、GSM、OFDMA、GPS和/或本领域已知的其他系统。
在接收路径上，天线712接收由基站和/或卫星发射的信号并且向接收器(RCVR)714提供接收到的信号。接收器714处理(例如滤波、放大、降频转换和数字化)接收到信号并且向数字模块720提供样本以用于进一步处理。在发射路径上，数字模块720处理将要发射的数据并且向发射器(TMTR)716提供数据芯片。发射器716处理(例如转换至模拟、滤波、放大和增频转换)数据芯片并且产生经由天线712发射的已调制信号。
数字模块720包括支持通信和/或其他功能的各种处理单元。在数字模块720内，数字信号处理器(DSP)核心734执行对于发射路径的处理(例如编码和调制)，对接收路径的处理(例如解调和解码)，和/或对于其他应用和功能的处理。处理器核心736支持各种功能，诸如视频、音频、图像、游戏等等。控制器/处理器730指导数字模块720内处理单元的操作。存储器732存储用于处理单元的数据和程序代码。外部接口单元738与在数字模块720外部的其他单元接口。
可以包括设备400(参见图4)的时钟发生器740产生由数字模块720内处理单元所使用的时钟信号。可以包括时钟倍频器的时钟发生器740可以包括一个或多个VCOs和/或PLL以产生时钟信号。时钟发生器740将时钟信号分布至数字模块720内其他处理单元。时钟分布网络由从时钟发生器740至其他处理单元的线条表示。时钟发生器740可以实施在控制器/处理器730、存储器732、DSP核心734、处理器核心736、接口单元738和/或其他单元中。
在此所述的时钟发生器可以用于改进来自振荡器、PLL、时钟分布网络或一些其他时钟源的时钟信号的占空比。时钟发生器可以产生具有良好例如接近50％占空比的输出时钟信号。占空比可以是时钟信号的重要规格并且可以对于在许多现代电子设备中所使用的更高时钟速率而更重要。时钟发生器可以方便地实施在集成电路的任何部分中并且无论何处需要而用于校正时钟占空比。任何数目的时钟发生器电路可以实施在给定集成电路上。
在此所述的时钟发生器可以实施在集成电路(IC)、专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器和其他电子单元中。时钟发生器也可以使用各种IC工艺技术制造，诸如CMOS、N-MOS、P-MOS、BJT、GaAs等等。时钟发生器也可以采用分立部件实施。
本领域技术人员应该理解的是可以使用各种不同技术和工艺展示信息和信号。例如，可以由电压、电流、电磁波、磁场或磁子、光场或光子或其任意组合而表示在以上说明书全文中可以参考的数据、指令、命令、信息、信号、码位、符号和芯片。
本领域技术人员应该进一步知晓的是在此结合示例性实施例所述的各个示意性逻辑组块、模块、电路和算法步骤可以实施作为电子硬件、计算机硬件、或其组合。为了清楚地说明硬件和软件的该可互换性，通常根据它们的功能描述以上的各个示意性部件、组块、模块、电路和步骤。这些功能型是否实施作为硬件或软件取决于对整体系统提出的特定应用和设计约束。本领域技术人员可以对于每个特定应用以变化的方式实施所需的功能型，但是这些实施方式决定不应解释作为使得脱离本发明的示例性实施例的范围。
结合在此公开示例性实施例所述的各种示例性逻辑组块、模块和电路可以采用设计用于执行在此所述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件或其任何组合而实施或者执行。通用处理器可以是微处理器，但是在备选例中，处理器可以是任何传统的处理器、控制器、微控制器或状态机。处理器也可以实施作为计算设备的组合，例如DSP和为处理器的组合，多个微处理器，一个或多个微处理器结合DSP核心，或者任何其他这种配置。
在一个或多个示例性实施例中，所述功能可以实施在硬件、软件、固件或其任意组合中。如果实施在软件中，功能可以作为一个或多个指令或代码而存储在计算机可读媒介上或在其之上发射。计算机可读媒介均包括计算机存储媒介以及包括了促进计算机程序从一处传输至另一处的任何媒介的通信媒介。存储媒介可以是可以由计算机访问的任何可应用的媒介。借由示例而并非限制的方式，这种计算机可读媒介可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁性存储设备，或者可以用于以可以由计算机访问的指令或数据结构的形式承载或存储所需程序代码的任何其他媒介。此外，任何连接适当地称作计算机可读媒介。例如，如果软件从网站、服务器或其他远程来源使用同轴光缆、光线电缆、双绞线、数字订户线(DSL)、或者诸如红外、射频和维驳的无线技术而发送，则同轴光缆、光线电缆、双绞线、DSL、或者诸如红外、射频和维驳的无线技术包括在媒介的定义中。如在此使用的盘和碟包括小型碟(CD)、激光碟、光碟、数字通用碟(DVD)、软盘和蓝光碟，其中盘通常磁性地复制数据，而碟采用激光光学地复制数据。以上的组合也应该包括在计算机可读媒介的范围内。
提供所公开示例性实施例的之前说明书以使得本领域任何技术人员制造或使用本发明。对于这些示例性实施例的各种修改将对于本领域技术人员而言是明显的，并且在此限定的普通原理可以适用于其他实施例而并未脱离本发明的精神或范围。因此，本发明并非意在限定于在此所示的具体实施例而是符合与在此所公开的原理和创新性特征一致的最宽广范围。
Claims (19)
1.一种电子设备，包括：
占空比校正电路，被配置用于接收输入时钟信号并且传输经校正的时钟信号，所述占空比校正电路包括：
第一电路，用于在所述输入时钟信号的第一周期期间传输输出电压并且在所述输入时钟信号的第二周期期间校正所述第一电路的电流失配，所述第一电路包括差分成对的晶体管，所述差分成对的晶体管用于将参考电压与跨被配置用于在所述第二周期期间接收第一电流和第二电流的电容器的电压进行比较；以及
第二电路，用于在所述第二周期期间传输所述输出电压并且在所述第一周期期间校正所述第二电路的电流失配；
以及
时钟发生器，用于接收经校正的时钟信号并且产生输出时钟。
2.根据权利要求1所述的设备，进一步包括输出电容器，被配置用于在所述第一周期和所述第二周期中的每个周期期间接收所述输出电压。
3.根据权利要求1所述的设备，所述输出时钟具有50％的占空比以及相对于经校正的时钟信号的频率增大的频率。
4.根据权利要求1所述的设备，进一步包括反馈回路，所述反馈回路用于在跨所述电容器的电压不同于所述参考电压的情况下校正电流失配。
5.一种电子设备，包括：
第一电荷泵，被配置用于在输入时钟信号的一个阶段期间产生输出电压，所述第一电荷泵还包括电容器，所述电容器被配置用于在所述输入时钟信号的另一不同阶段期间接收所述第一电荷泵的上拉电流和下拉电流；
第二电荷泵，用于在所述输入时钟信号的另一不同阶段期间产生所述输出电压，所述第一电荷泵和所述第二电荷泵中的每个电荷泵被配置用于基于所述输入时钟信号产生经校正的时钟信号；以及
时钟发生器，耦合至所述第一电荷泵和所述第二电荷泵中的每个电荷泵，并且被配置用于接收所述经校正的时钟信号并且产生具有相对于所述经校正的时钟信号的频率倍增的频率的输出时钟信号。
6.根据权利要求5所述的设备，所述第一电荷泵被进一步配置用于在所述输入时钟信号的另一不同阶段期间检测并校正在所述第一电荷泵的第一电流和第二电流之间的失配。
7.根据权利要求5所述的设备，所述第二电荷泵被进一步配置用于在所述输入时钟信号的所述阶段期间检测并校正在所述第二电荷泵的第一电流和第二电流之间的失配。
8.根据权利要求5所述的设备，所述输出时钟信号具有50％的占空比。
9.根据权利要求5所述的设备，所述第一电荷泵进一步包括晶体管的差分配对，所述晶体管的差分配对被配置用于测量在跨所述电容器的电压与参考电压之间的差值。
10.根据权利要求9所述的设备，进一步包括反馈回路，所述反馈回路用于在跨所述电容器的电压不同于所述参考电压的情况下校正电流失配。
11.根据权利要求5所述的设备，所述第二电荷泵进一步包括被配置用于在所述输入时钟信号的所述阶段期间接收所述第二电荷泵的上拉电流和下拉电流的电容器。
12.根据权利要求11所述的设备，所述第二电荷泵进一步包括晶体管的差分配对，所述晶体管的差分配对被配置用于测量在跨所述电容器的电压与参考电压之间的差值。
13.根据权利要求12所述的设备，进一步包括反馈回路，所述反馈回路用于在跨所述电容器的电压不同于所述参考电压的情况下校正电流失配。
14.一种用于占空比时钟校正的方法，包括：
采用多个电荷泵产生经校正的时钟信号，所述多个电荷泵包括第一电荷泵和第二电荷泵，所述多个电荷泵中的每个电荷泵被配置用于在输入时钟信号的一部分周期期间校正电流失配；
检测所述第一电荷泵的第一电流和第二电流之间的失配；
检测所述第二电荷泵的第一电流和第二电流之间的失配；以及
产生具有比经校正的时钟信号的频率更大的频率的输出时钟；
其中检测所述第一电荷泵或所述第二电荷泵中的所述失配包括将参考电压与跨电容器存储的电压进行比较。
15.根据权利要求14所述的方法，其中产生经校正的时钟信号包括：
在所述输入时钟信号的第一周期期间采用所述多个中的所述第一电荷泵产生输出电压；
在所述输入时钟信号的第二周期期间校正在所述多个中的所述第二电荷泵的所述第一电流和所述第二电流之间的失配；
在所述第二周期期间采用所述第二电荷泵产生输出电压；以及
在所述第一周期期间校正在所述第一电荷泵的第一电流和第二电流之间的失配。
16.一种用于占空比时钟校正的方法，包括：
接收输入时钟信号并且产生经校正的时钟信号；
在所述输入时钟信号的第一周期期间采用第一电荷泵产生输出电压；
在所述输入时钟信号的第二周期期间校正在第二电荷泵的第一电流和第二电流之间的失配；
在所述第二周期期间采用所述第二电荷泵产生所述输出电压；
在所述第一周期期间校正所述第一电荷泵的第一电流和第二电流之间的失配；以及
基于所述经校正的时钟信号产生倍频的时钟信号；
其中校正所述第一电荷泵或所述第二电荷泵中的所述失配包括将参考电压与跨电容器存储的电压进行比较。
17.根据权利要求16所述的方法，其中，产生倍频时钟信号包括基于具有基本上50％的占空比以及小于所述倍频时钟信号频率的频率的经校正的时钟信号，产生具有50％占空比的所述倍频时钟信号。
18.一种电子设备，包括：
占空比校正电路，被配置用于接收输入时钟信号和传输经校正的时钟信号，所述占空比校正电路包括：
第一电路，用于在所述输入时钟信号的第一周期期间传输输出电压并且在所述输入时钟信号的第二周期期间校正所述第一电路的电流失配；以及
第二电路，用于在所述第二周期期间传输所述输出电压并且在所述第一周期期间校正所述第二电路的电流失配，所述第二电路包括差分成对的晶体管，所述差分成对的晶体管用于将参考电压与跨被配置用于在所述第一周期期间接收第一电流和第二电流的电容器的电压进行比较；以及
时钟发生器，用于接收经校正的时钟信号并且产生输出时钟。
19.根据权利要求18所述的设备，进一步包括反馈回路，所述反馈回路用于在跨所述电容器的电压不同于所述参考电压的情况下校正电流失配。
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