CN105471434B - 数模转换器电路、装置和方法与数模转换方法 - Google Patents

数模转换器电路、装置和方法与数模转换方法 Download PDF

Info

Publication number
CN105471434B
CN105471434B CN201510526698.5A CN201510526698A CN105471434B CN 105471434 B CN105471434 B CN 105471434B CN 201510526698 A CN201510526698 A CN 201510526698A CN 105471434 B CN105471434 B CN 105471434B
Authority
CN
China
Prior art keywords
signal
circuit
phase component
digital
analog converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510526698.5A
Other languages
English (en)
Other versions
CN105471434A (zh
Inventor
佛朗茨·库特纳
安东尼奥·帕莎玛尼
戴维德·庞顿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Intel IP Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel IP Corp filed Critical Intel IP Corp
Priority to CN201810123620.2A priority Critical patent/CN108390674B/zh
Publication of CN105471434A publication Critical patent/CN105471434A/zh
Application granted granted Critical
Publication of CN105471434B publication Critical patent/CN105471434B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/662—Multiplexed conversion systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请涉及数模转换器电路、装置和方法与数模转换方法。一种数模转换器电路包括多个数模转换器单元。该数模转换器电路还包括控制电路，该控制电路被配置为在第一时间间隔基于包括要被传送信息的数字信号的第一相位分量和在第二时间间隔基于包括要被传送信息的数字信号的第二相位分量，控制该多个数模转换器单元之一的操作。

Description

数模转换器电路、装置和方法与数模转换方法
技术领域
本申请涉及数字信号向模拟信号的转换，并且特别地，涉及用于生成高频传送信号的数模转换器电路、装置和方法以及数模转换的方法。
背景技术
射频(RF)输出信号可以利用极性架构(polar architecture)或者同相和正交(in-phase and quadrature，IQ)架构生成。例如，极性射频数模转换器(RFDAC)可以使用所有单元(cell)以生成输出信号。例如，极性RFDAC可能遭受非均匀分布，并且大部分位，例如位(f)可能出现在它们不被需要的地方。
IQ发射机布置具有两个DAC，一个用于同相I路径，另一个用于正交Q路径。IQ架构可能简单，但是可能遭受较低的效率和较低的输出功率。期望提高发射机的效率。
发明内容
在一个方面，本申请涉及一种数模转换器电路，所述数模转换器电路包括：多个数模转换器单元；以及控制电路，所述控制电路被配置为在第一时间间隔期间基于包括要被传送的信息的数字信号的第一相位分量和在第二时间间隔期间基于包括要被传送的信息的所述数字信号的第二相位分量，控制所述多个数模转换器单元之一的操作。
在另一个方面，本申请涉及一种用于生成高频传送信号的装置，所述装置包括：信号转换器，所述信号转换器被配置为生成数字信号的第一改变相位分量和第二改变相位分量，所述数字信号包括所要传送的信息，所述第一改变相位分量和所述第二改变相位分量能够通过所述数字信号的第一和第二输入相位分量的旋转变换得到；以及上转换模块，所述上转换模块被配置为基于所述数字信号的所述第一改变相位分量和所述第二改变相位分量，生成高频传送信号。
在另一个方面，本申请涉及一种数模转换器电路，所述数模转换器电路包括：多个数模转换器单元；以及控制电路，所述控制电路被配置为在第一时间间隔期间基于具有第一振荡器频率的第一时钟信号和在第二时间间隔期间基于具有第二振荡器频率的第二时钟信号，控制所述多个数模转换器单元之一的操作。
在一个方面，本申请涉及一种发射机，所述发射机包括：基带处理器模块，所述基带处理器模块被配置为提供数字信号的第一相位分量和所述数字信号的第二相位分量；数模转换器电路或装置，所述数模转换器或装置用于根据之前的权利要求的任意一项生成高频传送信号，所述数模转换器电路或装置被配置为生成模拟高频传送信号；以及功率放大器，被配置为放大所述高频传送信号，并将所述高频传送信号提供给天线模块。
在一个方面，本申请涉及一种数模信号转换方法，所述方法包括：在第一时间间隔期间，基于包括要被传送的信息的数字信号的第一相位分量，控制数模转换器单元的第一操作；以及在第二时间间隔期间，基于包括要被传送的信息的所述数字信号的第二相位分量，控制数模转换器单元的第二操作。
附图说明
装置和/或方法的一些示例将在以下通过仅作为示例的方式，以及参考附图被描述，在附图中：
图1示出了数模转换器电路的概略性表述；
图2A示出了进一步的数模转换器电路的概略性表述；
图2B示出了被数模转换器电路生成的标准化轨迹的轨迹点的概略性表述；
图3A示出了进一步的数模转换器电路的概略性表述；
图3B示出了数模转换器电路的阵列细分和输入数据的概略性表述；
图4示出了数模转换器电路的本地激活电路的概略性表述；
图5示出了数模转换器效率曲线的示图；
图6示出了进一步的数模转换器电路的概略性表述；
图7示出了用于生成高频传送信号的装置的概略性表述；
图8A到8C示出了用于实现数模转换器电路的星座图的概略性表述；
图9示出了用于生成高频传送信号的进一步装置的概略性表述；
图10示出了数模转换器电路的本地激活电路的概略性表述；
图11示出了进一步的数模转换器电路的概略性表述；
图12示出了数模转换装置的概略性表述；
图13示出了发射机电路的概略性表述；
图14示出了移动设备的框图；
图15示出了用于数模信号转换的方法的流程图；
图16示出了用于生成高频传送信号的方法的流程图；以及
图17示出了用于数模信号转换的进一步方法的流程图。
详细描述
各种实例现在将参考附图被更充分地描述，在附图中，一些示例被示出。在图中，为了清楚，线条的粗细，层和/或区域的大小可能被夸大。
相应地，在示例能够做出各种修改和替代形式的同时，附图中的示例性示例在此将被详细描述。然而，应当理解，不意图将示例限定为被公开的特定形式，但是相反地，示例将覆盖落入本公开的范围内的所有变形、等价和替代。在附图的所有描述中，相同的标记指代相同或类似的元件。
将被理解的是，当元件被称为“连接”或“耦接”到另一元件时，它可以被直接地连接或耦接到其它元件或可能存在的中间元件。相反地，当元件被称为“直接地连接”或“直接地耦接”到另一元件时，不存在中间的元件。被用于描述元件之间的关系的其它词语应当以类似的方式解释(例如，“...之间”相对于“直接地处于...之间”，“邻近”相对于“直接地邻近”等)。
本文使用的术语仅用于描述示例性示例的的目的，并且不意图用于限定。如本文所使用的，冠词“一个”、和“该”意图同样包括复数形式，除非上下文以其他方式明确指出。还被理解的是，术语“包含”、和/或“包括”，当在本文使用时，指定存在所提及的特征、整数、步骤、操作、元件和/或组件，但是不排除存在或附加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们构成的组。
除非另外定义，本文所使用的所有术语(包括技术术语和科学术语)具有与由示例所属的领域的普通技术人员的通常理解相同的含义。还被理解的是，术语(例如，在通常使用的字典中定义的那些术语)应当被解释为具有与相关领域的环境中的意义一致的意义，并且不被解释为理想化或者过于形式化的含义，除非本文明确地如此定义。
在以下，各种示例涉及无线或移动通信系统中使用的设备(例如，移动设备、蜂窝电话、基站)或设备组件(例如，发射机、收发机)。
移动通信系统可以例如对应于被第三代合作伙伴计划(3GPP)标准化的移动通信系统之一，例如全球移动通信系统(GSM)、增强型数据速率GSM演进(EDGE)、GSM EDGE无线电接入网络(GERAN)、高速分组接入(HSPA)、通用陆地无线电接入网络(UTRAN)或演进型UTRAN(E-UTRAN)、长期演进(LTE)或增强型LTE(LTE-A)、或其他标准的移动通信系统，例如全球微波互联接入(WIMAX)IEEE 802.16或无线局域网(WLAN)IEEE 802.11，一般地基于时分多址(TDMA)、频分多址(FDMA)、正交频分多址(OFDMA)、码分多址(CDMA)等的任何系统。术语移动通信系统和移动通信网络可以被同义地使用。
移动通信系统可以包括可操作来与移动收发机传递无线电信号的多个传送点或基站收发机。在这些示例中，移动通信系统可以包括移动收发机、中继站收发机和基站收发机。中继站收发机和基站收发机可以由一个或多个中央单元和一个或多个远程单元组成。
移动收发机或移动设备可以对应于智能手机、蜂窝手机、用户设备(UE)、膝上型计算机、笔记本电脑、个人计算机、个人数字助理(PDA)、通用串行总线(USB)棒、平板计算机、汽车等。移动收发机或终端还可以按照3GPP术语被称为UE或用户。基站收发机可以位于网络或系统的固定或静态部分。基站收发机可以对应于远程无线电头、传送点、接入点、宏小区、小(small)小区、微(micro)小区、微微(pico)小区、毫微微(femto)小区、超级小区(metro cell)等。术语小小区可以指比宏小区更小的任何小区，即，微小区、微微小区、毫微微小区或超级小区。此外，毫微微小区被认为比微微小区更小，后者被认为比微小区更小。基站收发机可以为有线网络的无线接口，该无线接口使能向UE、移动收发机或中继收发机传送和接收无线电信号。这样的无线电信号可以遵守如例如被3GPP标准化的无线电信号，或者一般地，与上面所列出的一个或多个系统一致。因此，基站收发机可以相当于NodeB、eNodeB、BTS、接入点等。中继站收发机可以对应于基站收发机和移动站收发机之间的通信路径中的中间网络节点。中继站收发机可以分别将从移动收发机接收的信号向基站收发机转发，将从基站收发机接收的信号向移动站收发机转发。
移动通信系统可以为蜂窝系统。术语小区指分别由传送点、远程单元、远程头、远程无线电头、基站收发机、中继收发机或NodeB、eNodeB提供的无线电服务的覆盖区域。术语小区和基站收发机可以被同义地使用。在一些示例中，小区可以对应于扇区(sector)。例如，扇区可以使用扇区天线来实现，该扇区天线提供用于覆盖基站收发机或远程单元周围的角区域的特性。在一些示例中，基站收发机或远程单元可以例如对三个或六个覆盖扇区起作用，每个扇区分别为120°(在三个小区的情形下)、60°(在六个小区的情形下)。类似地，中继收发机可以在它的覆盖区域建立一个或多个小区。移动收发机可以在至少一个小区登记或与至少一个小区相关，即，它可以与小区关联，以致可以在网络和该关联小区的覆盖区域内的移动设备之间通过专用信道、链路或连接来交换数据。因此直接地或间接地，移动收发机可以在中继站或基站收发机登记，或与中继站或基站收发机相关联，这里间接的登记或关联可以通过一个或多个中继收发机。
图1示出了根据示例，数模转换器电路100的示例性表述。数模转换器电路100包括多个数模转换器单元101。数模转换器电路100还包括控制电路102，该控制电路被配置为基于数字信号103的第一相位分量p1和基于数字信号103的第二相位分量p2，控制多个数模转换器单元101中的一个的操作，第一相位分量p1包括在第一时间间隔期间所要传送的信息，第二相位分量p2包括在第二时间间隔期间所要传送的信息。
由于多个数模转换器(DAC)单元之一被配置为基于在第一时间间隔期间的第一相位分量和基于在第二时间间隔期间的第二相位分量运行，单个DAC单元可以例如基于数字信号的多个不同的相位分量生成模拟单元输出信号。换言之，单个DAC单元可以共用于例如基于数字信号的第一相位分量和数字信号的第二相位分量，生成模拟单元输出信号。例如，对同一分辨率，更高的效率和更小的DAC区域和提高的线性度可以被实现。例如，可以降低DAC电路的最总规模(例如，DAC阵列中的DAC单元的总数)。
例如，多个数模器转换器单元101的每一个可以被分配给多个单元行的一行和多个单元列的一列。例如，DAC电路100可以包括单元阵列。例如，多个数模转换器单元101可以被设置为单个阵列(例如，二维阵列)。
多个数模转换器单元101的每一个可以被各自的开关元件(例如，晶体管)激活或去激活，该开关元件被控制电路102(例如，控制单元的本地激活控制电路)控制。进一步地，多个数模转换器单元101的每一个可以包括可开关的电流源、可开关的电容性元件或生成单元模拟输出信号的其它种类的单元元件。
例如，DAC电路100可以被配置为例如将多位数字信号103转换至模拟信号。在多位数字信号中出现的位的数目可以对应于例如离散值的数目，模拟信号在这些离散值之间变动。出现的位的数目越大，针对该模拟信号的离散值的数目越大。例如，针对5伏(V)的系统，八位数字信号可以代表256(即，28)个不同的电压值；这里电压值从最小值0V到最大值5V变动，之间有254个电压台阶。例如，相对于的电压台阶，每一个电压台阶可以间隔5/255V。通过改变向DAC电路提供的多位输入信号，被DAC电路输出的模拟信号可以以分段连续的方式改变，并且仍然因为它们的模拟特征，被称为模拟信号。被DAC电路提供的模拟信号可以为电压信号(也被称为电压域中的信号)，或电流信号(也被称为电流域中的信号)。
多个DAC单元101的DAC单元的每一个可以包括生成单元模拟输出信号的电流源或可开关电容性元件，该单元模拟输出信号具有例如第一模拟输出状态或第二模拟输出状态。例如，阵列内部的该多个DAC单元101的每一个可以包括各自的电流源或电容性元件，该电流源或电容性元件可以基于例如来自控制电路101(例如，解码器电路)的各自控制信号被选择性地触发。例如，控制信号可以基于数字信号103，以使得在给定时刻，向DAC电路100的输出端传递电流的电流源的数目可以对应于数字信号103的数字值。为了限制突变(glitch)和其它时间上的不足，控制电路可以例如用在LO输入端上接收的本地振荡器信号LO对这些控制信号的一个或多个进行调制。
控制电路102可以被配置以基于例如数字信号103的第一相位分量p1和基于数字信号103的第二相位分量p2，控制多个数模转换器单元101的每一个DAC单元的操作。换言之，多个数模转换器单元101的至少一个DAC单元的激活取决于在第一时间间隔期间的数字信号103的第一相位分量p1和在第二时间间隔期间的数字信号103的第二相位分量p2。控制电路102可以被配置为通过基于数字信号103在第一时间间隔期间的第一相位分量p1和数字信号103在第二时间间隔期间的第二相位分量p2选择性地触发各自的电流源或电容性元件，控制多个DAC单元101的个体(或每一个)DAC单元的操作。通过这种方式，DAC电路100和DAC单元(例如，DAC电路的个体DAC单元)可以在不同的时间间隔期间，被分配给数字信号103的不同相位分量。
控制电路102可以包括被配置为个体地激活或去激活多个数模转换器单元101的每一个DAC单元的电路。
数字信号可以为基带域内的复值信号。数字信号可以包括两个相位分量(例如，同相分量和正交相位分量)或者超过两个相位分量(多相位信号)。例如，基带域的基带频率可以低于500MHz(例如，低于300MHz或低于200MHz，例如，在100MHz和200MHz之间)。在一些示例中，数字信号可以为基带信号。在一些示例中，数字信号可以为例如受到向上转换或上采样(例如，达到大约1.2GHz)和/或被过滤的基带信号。在一些示例中，数字信号可以为包括所要传送的信息的传送信号。
数字信号可以包括要在不同的时间间隔期间被传送的不同信息。例如，第一时间间隔和第二时间间隔可以为用于传送不同符号的符号时间间隔。符号可以涉及代表所要传送的位序列的星座图(例如，16-QAM、64-QAM)中的星座点。
数模转换电路器电路100可以输出模拟高频信号。例如，数模转换器电路100可以通过将多个数模转换器单元的模拟单元输出信号相加，提供模拟高频信号。模拟高频信号可以为具有例如500MHz到20GHz之间的频率的射频域中的信号。例如，射频频带可以位于700MHz到1GHz之间、1.7GHz到1.9GHz之间和/或2.5GHz and 2.7GHz之间。
DAC单元可以被配置为在第一时间间隔和第二时间期间生成模拟单元输出信号。例如，DAC单元可以例如基于数字信号103在第一时间间隔期间的第一相位分量p1生成模拟单元输出信号，和基于数字信号103在第二时间间隔期间的第二相位分量p2生成模拟单元输出信号。
在第一时间间隔期间生成的模拟单元输出信号可以相对于例如在第二时间间隔期间生成的模拟单元输出信号具有相等的频率和预先确定的相位偏移。DAC单元可以被配置为例如基于在第一时间间隔期间的第一振荡器信号生成模拟单元输出信号，和基于在第二时间间隔期间的第二振荡器信号生成模拟单元输出信号。第一振荡器信号和第二振荡器信号可以例如相对于彼此具有预先确定的相位偏移。
例如，DAC电路100可以是基于温度计编码(thermometric coding)的数模转换器电路。通过这种方式，非常线性的DAC可以被提供。替代地，DAC电路可以为基于二进制编码的数模转换器电路。
例如，图1所示的DAC电路可以为DAC电路的动态IQ架构，该动态IQ架构可以在以下方面优于其它IQ实现方案：高效率、针对同一分辨率更小的DAC区域、改进的线性度。动态IQ架构可以提供良好的效率、区域和输出功率，并且可以避免例如数字锁相环电路DPLL或降低了极性系统或架构的效率的类似的时钟调制器。
图2A示出了根据示例的数模转换器电路200的概略性表述。
DAC电路200可以类似于例如上面所描述(例如，关于图1)的DAC电路。DAC电路200可以包括多个DAC单元101和类似于例如关于图1所描述的控制电路的控制电路(或控制线路)。
DAC电路200可以耦接至被配置为提供数字信号103(例如，基带信号)的基带处理器模块，该数字信号103包括或包含要被传送至DAC电路200的、代表单元控制(例如，CTRL#1，CTRL#i，CTRL#n)的信息。例如，数字信号103可以向例如多个DAC单元101提供该数字信号的第一相位分量和该数字信号的第二相位分量。该数字信号的第一相位分量和该数字信号的第二相位分量的每一个可以包括例如至少一部分包含要被传送的信息的多位数字信号。例如，该数字信号的第一相位分量可以为该数字信号的同相分量(I)，并且该数字信号的第二相位分量可以为例如该数字信号的正交(Q)分量。
DAC电路200的控制电路可以包括被配置为生成第一振荡器信号ICLK和第二振荡器信号QCLK的振荡器电路205(例如，本地振荡器或时钟CLK)。第一振荡器信号ICLK和第二振荡器信号QCLK可以例如具有同一频率。第一振荡器信号ICLK和第二振荡器信号QCLK的频率可以表示用于传送将被传送的信息的载波频率。第一振荡器信号ICLK和第二振荡器信号QCLK可以具有例如预先确定的相位偏移。例如，针对传送该数字信号的同相分量(I)和该数字信号的正交(Q)分量，QCLK相对于ICLK的预先确定的相位偏移可以例如为90°。在其它示例中，预先确定的相位偏移不必然被限定为90°，而是可以例如为另一个预先确定的值，例如30°，45°，60°，或75°。ICLK和QCLK可以被输入例如单个RF-DAC的每一个DAC单元。例如，ICLK和/或QCLK可以被输入例如单个RF-DAC的每一个DAC单元。
在这一被示出的示例中，该概略性的表述示出了动态IQ RFDAC的概念性框图，这里I和Q信号可以被提供给DAC的每一个单元。例如，该两个信号可以以LO频率在整个DAC阵列上被路由。振荡器电路205可以被配置为向例如多个DAC单元101的每一个个体DAC单元提供第一振荡器信号(例如，ICLK)和第二振荡器信号(例如，QCLK)。在其它示例中，I时钟(例如，ICLK)或Q时钟(例如，QCLK)的仅一者可以被独立地输入单个动态RF-DAC的每一个DAC单元。
控制电路可以被配置为通过生成一个或多个控制信号(该控制信号可以选择性地触发每个DAC单元的各自的电流源、电容性元件或放大器208)，控制多个DAC单元101的个体(或每一个)DAC单元的操作以生成例如模拟单元输出信号207。DAC电路的控制电路可以包括本地激活控制电路或被耦接至本地激活控制电路，该本地激活控制电路可以位于例如每一个DAC单元中。例如，每一个DAC单元可以包括例如被配置为控制DAC单元的激活的本地激活控制电路。例如，本地激活控制电路可以被配置为例如基于数字信号203在第一时间间隔期间的第一相位分量和基于数字信号203在第二时间间隔期间的第二相位分量，触发个体DAC单元的各自的电流源或电容性元件。此外，本地激活控制电路可以被配置为例如在第一时间间隔选择第一振荡器信号(例如，ICLK)和在第二时间间隔选择第二振荡器信号(例如，QCLK)。
每一个DAC单元可以被配置为生成模拟单元输出信号207。例如，在第一时间间隔，模拟单元输出信号207可以基于该数字信号的第一相位分量和第一振荡器信号。在第二时间间隔期间，模拟单元输出信号207可以基于例如该数字信号的第二相位分量和在第二时间间隔期间的第二振荡器信号。可选地，控制电路可以被配置为通过将DAC单元的振荡器信号输入或者DAC单元的本地激活控制单元连接到恒定的基准电压(例如，地电压)，以去激活该DAC单元。去激活的DAC单元例如不能有助于该DAC电路的输出信号。
DAC电路200可以包括用于例如将模拟单元输出信号相加以获得模拟高频信号的加法电路209。DAC电路200可以被配置为通过将多个数模转换器单元101的模拟单元输出信号207相加，以提供模拟高频信号206。模拟高频信号206可以被DAC电路200例如在DAC电路输出端211输出。模拟高频信号206可以被功率放大器放大以生成高频传送信号，该高频传送信号可以被提供给天线模块以被传送。
DAC最重要的性能标准可以包括例如效率、区域、分辨率和线性度。DAC电路200可以例如通过将两个DAC组合为一个单个的动态DAC，以在同一分辨率下提高效率、区域以及线性度。DAC电路200可以提高效率、区域以及在同一分辨率下的线性度。
图2A所描述的示例可以基于RF-DAC，即使它可以同样地应用于例如基带DAC。例如，图2A示出了动态同相和正交射频数模转换器电路(IQ RF-DAC)实现方案的框图，例如，动态IQ发射机布局。
图2B示出了被动态RF-DAC(例如，(DAC电路200))生成的标准化的有用轨迹252的概略性表述250。例如，轨迹点图上的点255示出了轨迹252内的可能操作点，并且交叉253示出了未使用的点的示例。
在OFDM系统(例如，WiFi和LTE)中，符号可以被前端转换为轨迹，并且然后输送给I和Q DAC。例如，OFDM系统的所有轨迹可以位于复平面的圆252内部，因此例如在复平面的圆252外侧，没有I和Q信号点的组合被使用。被应用于IQ符号的OFDM调制可以在传送之前将它们的相位随机化，因此生成例如在圆上的点。
DAC电路200可以是动态的RF DAC，例如用于无线局域网或WiFi信号(例如，80MHz54Mbps WiFi信号)。单个动态的RF-DAC可以能够在输入获得I和Q信号，并且通过例如根据需求动态地将单元分配给I或Q相位，直接地生成RF输出。该动态RF-DAC的单元的总数可以被选择，以使得仅覆盖如图2B所示的复平面上的有用轨迹，因此使单元的开销最小。例如，点i＝1，q＝1不必然被需求，因为该点位于例如该圆以外。阵列然后可以被调整大小，以具有足够的单元来覆盖无需额外的单元，通过例如动态地将一个不同的块重新分配给阵列的所有单元，位于圆252内部的所有点可以被覆盖。单元开销的最小化可以使该“动态RF-DAC”例如相对于传统的IQ TX布局更有效和更小。
DAC电路200可以将两个IQ DAC组合为动态RF-DAC，该动态RF-DAC被优化以仅生成有用的轨迹，比如例如位于圆252内部的轨迹。通过避免复平面圆外侧的未被使用的区域，可以例如相对于其它IQ安排达到更高的效率和更低的面积占用。
更多的细节和方面连同以上或以下所描述的实施例(例如，数模转换器电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、发射机、和模拟输出信号)被提及。图2A和2B所示的示例可以包括一个或多个可选的另外特征，该特征对应于一个或多个结合所提出的概念或一个或多个以上(例如，图1)或以下(例如，图3A到17)所描述的示例而提及的方面。
图3A示出了根据示例的数模转换器电路300。
DAC电路300(例如，RFDAC)可以类似于例如以上所描述(例如，关于图1和2A)的DAC电路。例如，DAC电路300可以包括多个DAC单元101。DAC电路300可以例如为基于温度计编码的DAC。例如，解码器控制电路可以基于温度计编码，被配置为生成用于激活DAC单元的列编码和行编码。例如，DAC电路300可以在半导体芯片上形成，并且可以包括温度计的DAC阵列。RFDAC可以被设置为例如温度计单元的矩阵。
DAC电路300还可以包括控制电路302，该控制电路被配置为基于要在第一时间间隔期间被传送的数字信号103的第一相位分量和基于要在第二时间间隔期间被传送的数字信号103的第二相位分量，控制多个DAC单元的一个DAC单元的操作。
控制电路302可以包括例如解码器控制电路(例如，解码器)。解码器控制电路可以包括例如第一列解码器电路312和第二列解码器电路313。解码器控制电路例如可以还包括第一行解码器电路314和第二行解码器电路315。
DAC电路300的控制电路302可以例如被配置为控制数模转换器单元列的列操作模式。例如，解码器控制电路可以被配置为基于从数字信号的第一相位分量的至少一部分得到的第一列编码316(例如，温度计编码)和基于从数字信号的第二相位分量的至少一部分得到的第二列编码317(例如，温度计编码)，控制数模转换器单元列的列操作模式。
第一列解码器电路312可以被配置为例如基于数字信号的第一相位分量的至少一部分，得到第一列编码316。第二列解码器电路313可以被配置为例如基于数字信号的第二相位分量的至少一部分，得到第二列编码317。第一列解码器电路312可以被配置为例如基于数字信号的第一相位分量的高位比特318，得到第一列编码316。第二列解码器电路313可以被配置为例如基于数字信号的第二相位分量的高位比特319，得到第二列编码317。
本地激活控制电路可以位于每一个DAC单元，并且可以被配置为例如基于列操作模式，控制数模转换器单元的激活。例如，每一个DAC单元可以具有控制信号，这些控制信号通过例如本地激活控制电路或本地解码器，确定该单元是否必须被打开或关闭。如果该数模转换器单元被激活，本地激活控制电路可以被配置为以振荡器信号的频率来开关该DAC单元。
例如，振荡器信号可以在该阵列的列解码器中被动态地选择。可以采用两个列解码器。例如，振荡器电路可以耦接至第一列解码器电路312和第二列解码器电路313。第一列解码器电路312可以被配置为控制例如选择被振荡器电路提供的第一振荡器信号。第二列解码器313可以被配置为控制例如选择被振荡器电路提供的第二振荡器信号。顶部的列解码器(例如，第一列解码器电路312)可以例如负责I时钟，底部的列解码器(例如，第二列解码器电路313)可以例如负责Q时钟。
基于被第一列和第二列解码器电路312、313提供的第一列编码(例如，第一相位分量的预定数目个最高位比特的温度计编码的表示或二进制编码的表示)和第二列编码(例如，第二相位分量的预定数目个最高位比特的温度计编码的表示或二进制编码的表示)，该阵列的每一个列的列操作模式可以被识别。第一振荡器信号或第二振荡器信号可以例如基于被识别的列操作模式，被多路复用到各自的列。例如，振荡器电路可以被配置为向运行于第一列操作模式的数模转换器单元的列提供第一振荡器信号，和向运行于第二列操作模式的数模转换器单元的列提供第二振荡器信号。振荡器电路可以被配置为例如在第一时间间隔期间向多个DAC单元101的一个DAC单元提供第一振荡器信号，以及在第二时间间隔期间向该DAC单元提供第二振荡器信号。例如，在一个时间间隔期间，第一振荡器信号和第二振荡器信号中的仅一者可以被路由到每一列。例如，在一个时间间隔期间，每一列可以被指定为I列或Q列。例如，每一列解码器(例如，第一和第二列解码器电路312、313)可以仅向激活列提供它的时钟(I或Q)。例如，该指定可以例如被一个或多个数字门实现。例如，解码器控制电路可以包括与多个单元列的一列相关的XOR门321(或者是OR门或AND门)。XOR门321(或者是OR门或AND门)可以例如耦接至第一列解码器电路312和第二列解码器电路313。XOR或OR或AND门321可以被配置为输出列控制信号，该列控制信号例如基于第一列编码或第二列编码，指示某列为I列或Q列。例如，XOR门或OR门或AND门的输出信号可以指示单元列的列操作模式。
例如，第一列解码器电路312可以将第一相位分量的预定数目N个最高位比特转换为预定数目M个温度计编码比特。第一列解码器还可以向每一单元列提供时钟信号。第一列解码器仅对激活列提供时钟信号；它不向未激活列提供任何时钟。第一列解码器提供的时钟可以例如为I时钟(ICLK)。进一步地，第二列解码器电路313可以将第二相位分量的预定数目N个最高位比特转换为预定数目M个温度计编码比特。第二列解码器还可以向每一单元列提供时钟信号。第二列解码器仅对激活列提供时钟信号；它不向未激活列提供任何时钟。第二列解码器提供的时钟可以例如为Q时钟(QCLK)。进一步地，每一单元列的时钟信号可以例如通过使用XOR门321生成，该XOR门从第一列解码器312接收一个时钟信号和从第二列解码器313接收一个时钟信号。例如，最后的单元列的时钟可以通过例如使用XOR门生成，该XOR门接收第一列解码器电路312在XOR的第一输入端提供的最后时钟(第M时钟)和第二列解码器电路313在XOR的第二输入端提供的第一时钟。
例如，图3A可以示出作为温度计编码单元阵列的动态DAC和时钟多路复用的实现方案。例如，I和Q时钟可以在列解码器中多路复用，并且每列仅一个时钟信号可以被输送给该阵列。例如，由于振荡器信号(例如I和Q时钟)可以在列解码器(例如第一列解码器312和第二列解码器313)中多路复用，并且每列仅一个时钟信号可以被输送给该阵列，而非I和Q时钟都被输送到每个单元，这可以避免例如在整个DAC阵列上以LO频率路由两个信号(如图2A所示)。由于在解码器中实现时钟的动态重配置，例如每一列仅一个高频时钟线可以被输送给该阵列。
图3B示出了根据实施例的数模转换器电路的阵列细分350和输入数据的概略性表述。例如，对于一个用例，输入数据(例如，信号)可以被提供或输送给该阵列。
位于DAC单元的本地激活控制电路可以被配置为控制DAC单元列的DAC转换器单元的激活。例如，位于DAC单元的本地激活控制电路可以被配置为例如基于列操作模式控制DAC单元的激活。例如，列中的所有DAC单元例如可以按同样的操作模式操作。
第一列解码器电路312可以被配置为例如从阵列中的第一预定起始列，以预定的第一填充方向328提供第一列编码。第二列解码器电路312可以被配置为例如从阵列中的第二预定起始列，以预定的第二填充方向329提供第二列编码。例如，顶部的解码器(例如，第一列解码器312)可以从左到右打开I列，而底部的解码器(例如，第二列解码器313)可以从右到左打开Q列。阵列可以被温度计单元实现，并且对于例如位于轨迹352内部的点354，被I时钟给予信号的单元(从左到右)和Q时钟给予信号的单元(从右到左)部分地填充。
DAC单元的激活可以取决于最后列的识别。除了运行于各自操作模式的被识别的DAC单元的最后列(例如，c5和c8)以外，例如每一个前面(非最后)列(例如，c1到c4和c9到c10)的所有DAC单元可以被激活。位于非最后列的DAC单元中的本地激活控制电路，可以被配置为例如打开该列中的所有DAC单元。换言之，位于前面列的DAC单元中的本地激活控制电路可以被配置为例如基于列操作模式，控制数模转换器单元的激活，而不考虑第一行编码或第二行编码。
例如，针对最后列(例如，c5和c8)，单元必须被分别打开。例如，解码器控制电路可以被配置为提供最后列信号326(例如，最后列I)和最后列信号327(例如，最后列Q)，最后列信号326指示运行于第一列操作模式的数模转换器单元的最后列c5，最后列信号327指示运行于第二列操作模式的数模转换器单元的最后列c8。
本地激活控制电路可以被配置为基于(或通过考虑)列编码以及第一行编码322和/或第二行编码323，控制最后一列的数模转换器单元的激活。例如，对运行于第一列操作模式的DAC单元的最后列c5，本地激活控制电路可以考虑第一列编码316和第一行编码322。例如，对运行于第二列操作模式的DAC单元的最后列c8，本地激活控制电路可以考虑第二列编码317和第二行编码323。
第一行解码器电路314可以被配置为例如基于数字信号的第一相位分量的至少一部分，得到第一行编码322。第二行解码器电路可以被配置为例如基于数字信号的第二相位分量的至少一部分，得到第二行编码323。例如，第一行解码器电路314可以被配置为例如基于数字信号的第一相位分量的最低位比特324，得到第一行编码322。第二行解码器电路315可以被配置为例如基于数字信号的第二相位分量的最低位比特325，得到第二行编码323。
针对最后的I列和最后的Q列，单元可以被分别打开以确保例如I和Q的颗粒度。针对I和Q区域的最后列，“最后的列I”和“最后的列Q”信号可以被激活。当针对某列，“最后的列I”(或“最后的列Q”)被激活时，那么如果“行I”(“行Q”)信号被激活，单元可以被激活；否则该单元被关闭。“行I”和“行Q”信号被定义I和Q区域的颗粒度的两个独立的行解码器生成。两个行解码器的输出线可以例如在整个阵列上被路由。
针对同一分辨率，例如更高的效率、更小的DAC区域和改进的线性度可以被实现。例如，DAC电路的最小的总规模(例如，DAC阵列中的DAC单元的总数)例如可以被降低。此外，例如，由于振荡器信号在解码器电路中可以被多路复用，每一列仅一个时钟信号可以被提供给阵列，而非多个时钟被提供给每一单元，因此降低了电路的复杂度。
例如，来自左侧和顶部的所有信号可以为低频信号，该信号可以以基带数据率改变。在另一方面，I和Q时钟可以为高频信号。例如，由于在I和Q时钟之间的选择可以在列解码器中执行，仅一个高频时钟信号被路由至单元的整列。因此，对每一个单元，仅需要一个时钟线，因此与图2A所描述的DAC电路相比，避免了双时钟线的路由。由于紧密的布局，DAC电路300可以具有甚至更小的区域，阵列单元之间的匹配可以被改进，这导致改进的总线性度。
DAC电路300可以包括数模转换器单元的至少一个未激活的列(例如，c6、c7)，该列位于运行于第一列操作模式的数模转换器单元的最后列和运行于第二列操作模式的数模转换器单元的最后列之间。例如，阵列的尺寸可以确保在I相位的阵列区域和Q相位的阵列区域之间总是存在分隔的列，那么，例如对单个的列，在I和Q时钟之间仅一个时钟可以为激活状态。因此，两个列解码器的输出可以例如通过XOR或OR门以列的方式被组合。那么，例如I和Q时钟之间仅一个时钟信号被提供给列。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图3A和3B所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到2B)或以下(例如，图4到17)所描述的一个或多个示例而提及的一个或多个方面。
图4示出了根据示例的数模转换器电路400的本地激活电路456的概略性表述。
本地激活控制电路456的本地解码器逻辑可以为简单且小规模的。例如，高频时钟可以被NAND或NOR门选通。本地激活控制电路456可以被配置为输出一对差动信号(例如，OUTx和OUT，或例如图3A所示的Vo+和Vo-)。第一输出信号OUTx可以例如基于第一对输入信号(例如，LAST COL I和ROWix)和第二对输入信号(例如，LAST COL Q和ROWqx)。第二输出信号OUT可以例如基于另外的第一对输入信号(例如，LAST COL Ix和ROWI)和另外的第二对输入信号(例如，LAST COLQx和ROWq)。
信号LAST COL I可以例如为最后列的信号，该信号指示最后列被指定以第一列模式(例如，作为I列)运行。信号LAST COL Q可以为最后列的信号，该信号指示最后列被指定以第二列模式(例如，作为Q列)运行。信号ROWi可以例如基于第一行编码，信号ROWq可以例如基于第二行编码。信号OUT可以例如基于模拟单元输出信号。信号LAST COL Ix、LAST COLQx、ROWix、ROWqx、和OUTx可以分别代表信号LAST COL I、LAST COL Q、ROWi、ROWq、和OUT的补码。
例如，本地激活控制电路456可以包括例如第一NOR门431和第二NOR门432。第一NOR门431可以被配置为例如在它的第一输入端接收LAST COL I信号，以及在它的第二输入端接收ROWix信号。第二NOR门432可以被配置为例如在它的第一输入端接收LAST COL Q信号，以及在它的第二输入端接收ROWqx信号。本地激活控制电路456还可以包括第三NOR门433。第三NOR门433可以被配置为例如在它的第一输入端从第一NOR门431接收输出信号，以及在它的第二输入端从第二NOR门432接收输出信号。本地激活控制电路456还可以包括NAND门434。NAND门434可以被配置为例如在它的第一输入端从第三NOR门433接收输出信号，以及在它的第二输入端接收时钟信号CLKx。本地激活控制电路456还可以包括例如DAC单一(unitary)元件435。DAC单一元件435可以为例如电流源或电压源或电容，它被配置为例如从NAND门434接收输出信号，并在它的输出端输出高频模拟输出信号OUTx。
另外或替代地，本地激活控制电路456可以包括例如第一NAND门441和第二NAND门442。第一NAND门441可以被配置为例如在它的第一输入端接收LAST COL Ix信号，以及在它的第二输入端接收ROWi信号。第二NAND门442可以被配置为例如在它的第一输入端接收LAST COL Qx信号，以及在它的第二输入端接收ROWq信号。本地激活控制电路456还可以包括例如第三NAND门443。第三NAND门443可以被配置为例如在它的第一输入端从第一NAND门441接收输出信号，以及在它的第二输入端从第二NAND门442接收输出信号。本地激活控制电路456还可以包括例如NOR门444。NOR门444可以被配置为例如在它的第一输入端从第三NAND门443接收输出信号，以及在它的第二输入端接收时钟信号CLK。本地激活控制电路456还可以包括例如DAC单一元件445。DAC单一元件445可以为例如电流源或电压源或电容，它被配置为例如从NOR门444接收输出信号，并在它的输出端输出高频模拟输出信号OUT。
例如，图4示出了包括本地激活控制电路456或本地解码器的动态DAC电路400的温度计单元。本地激活控制电路456可以为例如电流型DAC(I-DAC)和/或电容型DAC(C-DAC)中使用的差动DAC单元的本地解码器。DAC电路400可以类似于例如以上所描述(例如，关于图1到3B)的DAC电路。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、本地激活电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图4所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到3B)或以下(例如，图5到17)所描述的一个或多个示例而提及的一个或多个方面。
图5示出了根据示例的数模转换器效率曲线的示图500。例如，图5示出了例如具有1024个单元的RF-DAC的RF-DAC效率曲线，(额定角落的电路暂态仿真，且T＝27°)。
使用率可以被定义为被使用的单元数目与DAC单元的总数的比值。如果所有的单元都被使用，即，使用率＝1或100％，那么RF-DAC转换器的效率可以为最大值，然后对于更低的编码由于未使用的单元的关闭增加而降低。
示图500示出了x轴上的使用比率510以及y轴上的总体效率520的示图。可以将效率曲线作为基准，考虑单个的操作点，例如，i＝1，q＝0(图2B中的点255)。
使用传统的IQ DAC，(这里DAC被分为两块，例如，I为512单元，且Q为512单元)，例如，I DAC为全部打开，同时Q DAC为全部关闭，即，所有单元仅一半打开，同时一半单元关闭。例如，可以达到50％的DAC使用率。
对动态的IQ DAC(例如，根据本文的各种示例所描述的DAC电路)，DAC中个单元被使用，余下的个单元被关闭。例如，可以达到70％的DAC使用率。
在极性DAC架构中，例如，所有的单元被打开，因此可以得到100％的DAC使用率。然而，极性DAC需要例如受到相位调制的时钟。例如，这一信号生成中的功率损耗对整个系统的效率具有负面影响。例如，对同一操作点，与传统的IQ的效率相比，动态IQ的效率被提高，并且接近极性DAC的效率，而不需要受到相位调制的时钟。
对同一峰值输出功率，不同的IQ发射机实现方案可以具有不同的DAC规模和可能轨迹的覆盖。例如，传统的IQ实现方案可以具有最大的区域占用，并且因此代表最差的效率。与传统的IQ相比，根据各个示例性实现方案的DAC电路少占用了30％的区域，因此比传统的IQ实现方案提高了效率。极性比传统的IQ少占用了50％的区域，但是需要数字式PLL或等价物以运行(因为它需要受到相位调制的时钟)，这降低了发射机的效率。
例如，为了对于输出电压/电流生成复平面内的圆ray＝1内部的任何轨迹(如图2B所示)，对动态IQ阵列的必要单元的准确数目可以如以下计算：
例如，假定i为要被传送的复输出信号的同相分量，q为要被传送的复输出信号的正交相位分量，那么为了生成圆内部的所有点，圆的公式必须维持。
i2+q2＜1 (公式1)
例如，假定被大小为sa的阵列生成的最大输出为a。对于i+q＜a，动态IQ电路可以覆盖每个点，这里sa为动态阵列的大小。为了符合公式1，可能必须覆盖圆周上的所有点。
i＝sin(θ)
q＝cos(θ)
这里θ∈[0°：90°].
例如，具有单个的重配置阵列，在这一特殊情形下，i+q＝sin(θ)+cos(θ)＜a，这一点可以是必须的。
例如，sin(θ)+cos(θ)的值当θ＝45°时达到最大，并且在这一点上，
假定阵列的大小sa与a成正比例，为了简单起见，比例常数为1。因此例如，最小的总动态的IQ大小因此，单个动态阵列的大小可以为例如
同一分析可以针对IQ阵列和针对极性阵列执行。对同一输出功率，该分析给出了传统的IQ阵列的大小必须为2，以及例如极性阵列的大小必须为1。对同一输出功率，在不同的IQ发射机实现方案之间的DAC区域可以被比较。与例如具有单个I阵列和单个Q阵列的传统IQ相比，本文的示例中所描述的DAC阵列的大小从2降低至相比而言，极性架构可以具有例如大小为1的阵列，但是可能需要例如时钟调制器。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图5所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到4)或以下(例如，图6到17)所描述的一个或多个示例而提及的一个或多个方面。
图6示出了根据示例的数模转换器电路600的示例。DAC电路600可以类似于例如以上所描述(例如关于图1到5)的DAC电路。
DAC电路600可以包括多相位单阵列的数模转换器电路。DAC电路600还可以包括被配置为生成例如多个时钟信号(例如，CLK、CLKi、CLKn)的振荡器电路605。例如，单个DAC单元可以用于接收多个相位分量，并且基于例如与多个不同的时钟相位混合的该多个相位分量，生成模拟输出信号606。
例如，DAC电路600可以包括多个DAC单元，例如，DAC单元阵列601。DAC电路600可以还包括控制电路，该控制电路被配置为基于包含要被传送的信息的数字信号603的一个或多个相位分量，控制该多个DAC单元601的一个DAC单元的操作。这一个或多个相位分量可以基于数字信号的不同相位偏移。例如，除了同相和正交相位信号之外，可以接收例如其它的相位分量(例如，0°、90°、180°、270°)。每一个DAC单元可以在不同的时间间隔期间，接收数字信号603的一个或多个不同的相位分量。
DAC电路600可以应用于例如过度采样的DAC。例如，当使用运行于不同邻近相位的多个DAC时，那么增长数目的DAC补偿了系统增长的采样频率。这是交错DAC的概念。例如，动态的RF-DAC实现方案可以被推广到单个的DAC，这里多个相位可以被动态地输送给它的单元，而不需为每个相位(相位必须被插值)建立独立的DAC。例如，一旦多个(n个)相位可用，由于过度采样，运行于n乘以它的采样频率的DAC可以被建立。例如，通过使用动态的DAC电路，因为单个动态的阵列可能是足够的，所以建立n个阵列的难点可以被避免。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、本地激活电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图6所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到5)或以下(例如，图6到17)所描述的一个或多个示例而提及的一个或多个方面。
图7示出了根据示例用于生成高频传送信号的装置700。
装置700可以包括多个数模转换器单元701。装置700还可以包括信号转换器757，该信号转换器被配置为生成包含要被传送的信息的数字信号703的第一改变相位分量(例如，I’)和第二改变相位分量(例如，Q’)，第一改变相位分量和第二改变相位分量能够通过由数字信号703的第一输入相位分量(例如，I)和第二输入相位分量(例如，Q)的旋转变换得到。装置700还可以包括上转换模块702，该上转换模块被配置为基于数字信号的第一改变相位分量和第二改变相位分量，生成高频传送信号。
由于装置的实现方案基于从旋转变换可得到的数字信号的第一改变相位分量和第二改变相位分量来生成高频传送信号，对于同样的硅面积，输出功率可以增加(例如，翻倍)并且更高效。例如，所有单元可以用于生成DAC电路的输出，以使得例如未被使用的单元的数目可以降低。
上变换模块702可以包括例如类似于以上所描述(例如，关于图1至6)的DAC电路的DAC电路。例如，上变换模块702可以包括IQ DAC电路，该电路可以被建立，以使得单元可以(每一个)作为I或Q单元被激活。数字数据的预处理可以例如通过旋转45度而执行。第一改变相位分量(例如，I’)和第二改变相位分量(例如，Q’)可以被生成，这里I和Q分别为例如数字信号的第一输入相位分量和第二输入相位分量。第一改变相位分量(例如，I’)和第二改变相位分量(例如，Q’)可以例如基于把星座图改变或旋转预定的旋转偏移而生成。原始的星座图可以为例如代表数字信号703的第一(例如，I)和第二(例如，Q)输入相位分量的相位和幅度的星座图。
第一改变相位分量和第二改变相位分量可以根据以下关系，与第一输入相位分量和第二相位分量相关：
I’＝I+Q以及
Q’＝-I+Q。
例如，信号转换器757可以被配置为基于(或通过执行)数字信号703的第一(例如，I)和第二(例如，Q)输入相位分量各自的旋转变换，生成包括要被传送的信息的数字信号703的第一改变相位分量(例如，I’)和第二改变相位分量(例如，Q’)。
此外，如果例如生成负值，针对正确数值的数字数据的修正可以被执行。此外，例如针对I和Q之间的时间延迟的数字数据的修正可以被执行。行和列解码器可以被使用用于例如生成单元的正确信号。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、本地激活电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图7所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到6)或以下(例如，图8A到17)所描述的一个或多个示例而提及的一个或多个方面。
图8A到8C示出了可从旋转变换得到的第一改变相位分量和第二改变相位分量如何可以被用于例如增加范围和输出功率。
图8A示出了根据示例的针对IQ DAC的增加输出功率的概略性表述。
IQ星座图810可以例如为原始的星座图。IQ星座图820示出了增加的范围(如从星座图859到星座图861增加的范围中所示)，该增加的范围可以通过例如重新使用DAC而实现。例如，利用IQ DAC，所有单元可以用于生成输出。如果I和Q DAC可以以某种方式(在这种方式下，未被使用的单元也可以生成其他DAC的信号)建立，输出功率可以增长。例如，如果QDAC(例如，仅用于Q信号的单元)也可以传输I信号，I的输出功率可以翻倍。然而，输出功率可能在不需要的地方生成。为了使输出功率在所需的地方生成，星座图例如可以旋转45度。
图8示出了根据示例的旋转星座图830的概略性表述。
数学上，旋转可以通过以下公式执行：
以及
对45度的转换，这可以被简化为：
I’＝0.707(I+Q)以及
Q’＝0.707(-I+Q)
结果可以被修正，以将功率从原始的星座方形859增大至新的星座方形874，以使得：
I’＝I+Q以及
Q’＝-I+Q
结果的修正可以例如被转换修正电路执行。
通过执行上述步骤，所有的信号可以被执行例如45度的变换。这一常量相位的转换是允许的，因为它可以具有与例如将发射机和接收机之间的距离改变λ/8相同的效果。
这一旋转变换可以例如被信号转换器757执行。例如，本文所描述的旋转变换不应被认为是极性图的旋转，或者从IQ到极性的转换。
图8C示出了根据示例的星座图840的概略性表述。
在旋转之后，例如，原始输入值的范围可以完全地适合新的DAC。假定为10位的DAC(I和Q的输入值每一个为0到1023)，可以获得以下值：
计算I’＝I+Q和Q’＝-I+Q可以较为简单。之后，如果例如通过本地振荡器(LO)的反转生成了负值，数据可以针对正确的选通点(strobe point)被修正。这一修正可以被可开关的全通滤波器或插值器执行，如果符号为负，该插值器计算来自一个样本的1/4和来自下一样本的3/4，如果符号为正，该插值器计算来自两个样本的1/2。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、本地激活电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图8所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到7)或以下(例如，图9到17)所描述的一个或多个示例而提及的一个或多个方面。
另外或替代地，之前所描述的DAC电路(例如，100、200、300、400、600、700)的任一个可以还包括信号转换器电路，该电路被配置为生成包含要被传送的信息的数字信号的第一改变相位分量和第二改变相位分量，该第一改变相位分量和第二改变相位分量能够通过例如数字信号的第一相位分量和第二相位分量的旋转变换得到。数模转换器单元可以被配置为例如基于第一时间间隔期间的第一改变相位分量和第二时间间隔期间的第二改变相位分量，生成模拟单元输出信号。这样的信号转换器还关于以下进一步的示例被进一步描述。
图9示出了根据示例用于生成高频传送信号的进一步装置900的概略性表述。装置900可以类似于例如以上所描述(例如，关于图7)的装置。
类似于关于图7所描述的装置，装置900可以包括信号转换器757和上转换模块702。例如，装置900可以包括具有解码器控制电路的控制电路，该解码器控制电路被配置为控制数模转换器单元列的列操作模式以生成针对单元的正确信号。上转换模块可以包括例如具有改进的效率和输出功率的RFDAC。
装置900可以包括转换修正电路962，该电路被配置为例如基于第一改变相位分量和第二改变相位分量的值，修正第一改变相位分量I’和/或第二改变相位分量Q’的符号错误。
例如，转换修正电路962可以被配置为：如果生成负值，则提供正确值的数字数据的修正。例如，转换修正电路962可以被配置为针对I和Q之间的时间延迟提供数字数据的修正。例如，转换修正电路962可以被配置为：如果通过本地振荡器(LO)的反转生成了负值，则针对正确选通点修正数据。例如，转换修正电路962可以包括可开关的全通滤波器或插值器，例如，如果符号为负，该插值器计算来自第一改变相位分量的1/4和来自第二改变相位分量的3/4，如果符号为正，该插值器计算来自两个改变相位分量的各1/2。
假定相同的硅面积，包括上转换模块(例如，包括DAC电路)的装置900可以输出最高可达两倍的输出功率和更高的效率。例如，效率可以被提高，因为对于没有改变相位分量的DAC电路，生成0°或90°的输出信号，而这些DAC中仅一个可以生成输出信号。通过将输出信号相加，功率被电荷的重新分配浪费。当DAC类似于装置900中所实现的示例，整个电容器网络可以生成例如0°或90°的输出信号。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、信号转换器、转换控制电路、本地激活电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图9所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到8)或以下(例如，图10到17)所描述的一个或多个示例而提及的一个或多个方面。
本文所提到的示例所称的阵列的行和列每一个具有对应的行解码器电路和列解码器电路。可以理解，在替代的示例中，关于列和列解码器电路所描述的特征可以被实现于行和行解码器中，并且相反地，关于和涉及行和行解码器所描述的特征可以被实现于列和列解码器中。例如，关于行和列所描述的特征可以彼此调换。
例如，在替代的示例中，行(或线)控制信号可以通过LO信号(而非列控制信号)调制。例如，在替代的设置中，LO信号可以被提供给行(或线)解码器，以使得至少一行(或线)温度计控制信号是受到LO调制的。例如，在其它替代的设置中，除了列操作模式或替代列操作模式，还可以确定行操作模式。这些替代的布置适用于以上和以下所描述的示例。图10示出了这样的示例。
图10示出了根据示例的数模转换器电路1000的本地激活电路的概略性表述。DAC电路1000可以例如类似于以上所描述(例如，关于图1至9)的电路。
例如，DAC电路1000可以包括温度计或受到温度计编码的DAC电路。在一些示例中，温度计编码DAC中的每一个单元可以例如包括至少5个到行线或行)和列解码器的连接。
DAC电路1000可以例如是DAC单元的控制电路。例如，DAC单元1000的控制电路可以包括选择电路1063，该选择电路被配置为例如基于信号IQ 1064在操作模式之间切换该DAC单元，例如在第一操作模式(针对I)和第二操作模式(针对Q)之间。选择电路1063可以例如位于DAC单元的本地激活电路中。来自行的信息(line_I或line_Q)可以与列打开信息信号1066通过例如耦接至选择电路1063的至少一个或门1065以逻辑“或”的方式相结合。例如，如果该至少一个“或”门1065的输出信号为“1”，该单元可以被激活。例如，该至少一个“或”门1065的输出信号可以与振荡器信号1067(对应于被选择电路1063选择的操作模式(例如，I时钟或Q时钟))由至少一个“与”门1068通过“与”的方式相结合。“与”门1068、“或”门1065和选择电路1063可以例如位于DAC单元的本地激活电路中。DAC单元可以包括可开关的电流源或可开关的电容性元件1069，该电流源或电容性元件被配置为例如基于来自线的信息，生成模拟输出信号(例如，电流信号)。
例如，使单元在I和Q功能之间切换的操作可以针对完整的线(或行)执行。例如，信号可以是告知该单元作为I单元还是Q单元运行的IQ信号。例如，通过这一信息，单元从线(或行)解码器选择信息。生成的行信息可以与“列打开”信息以逻辑“或”的方式相结合。例如，如果这一“OR”的输出为1，那么单元被激活。这一激活信号可以例如与LO信号和列信号以逻辑“AND”相结合。这一LO信号可以例如为针对I调制的时钟信号或针对Q的90度变换时钟。
DAC单元的复杂度可以高于分离的I DAC和Q DAC的单元的复杂度，并且信号路径中的逻辑和解码器可以更为复杂。然而，新的DAC可以例如输出两倍的输出功率，具有更高的效率。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、本地激活电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图10所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到9)或以下(例如，图11到17)所描述的一个或多个示例而提及的一个或多个方面。
图11示出了根据示例的进一步的数模转换器电路1100的概略性表述。
数模转换器电路1100可以包括多个数模转换器单元1101。数模转换器电路1100可以还包括控制电路1102，该控制电路被配置为在第一时间间隔期间基于具有第一振荡器频率的第一时钟信号1171和在第二时间间隔期间基于具有第二振荡器频率的第二时钟信号1172，控制多个数模转换器单元1101之一的操作。
由于数模转换器(DAC)单元可以被配置为在第一时间间隔期间基于具有第一振荡器频率的第一时钟信号和在第二时间间隔期间基于具有第二振荡器频率的第二时钟信号来运行，单个DAC单元可以例如接收本地振荡器信号的多个振荡器频率。例如，对同一分辨率，更高的效率和更小的DAC区域，以及提高的线性度可以被实现。
在第一时间间隔和第二时间间隔期间，控制电路1102可以被配置为基于包含要被传送的信息的数字信号的同一相位分量，控制数模转换器单元的操作。例如，DAC单元可以被配置为在第一时间间隔和第二时间间隔期间基于数字信号的同一分量，提供模拟输出信号。然而，模拟输出信号可以例如在第一时间间隔期间基于具有第一振荡器频率的第一时钟信号和在第二时间间隔期间基于具有第二振荡器频率的第二时钟信号。
在示例中，DAC电路1100可以被配置为基于包含要被传送的信息的数字信号的两个或更多相位分量，提供模拟高频信号。例如，DAC电路1100可以包括第一多个DAC单元和第二多个DAC单元。例如，第一多个DAC单元可以被配置为接收数字信号的第一相位分量，且第二多个DAC单元可以被配置为接收数字信号的第二相位分量。第一多个DAC单元和第二多个DAC单元的每一个可以被配置为接收具有不同时钟频率的多个时钟信号，并且例如基于具有不同时钟频率的多个时钟信号，生成模拟输出信号。
在示例中，被该第一多个DAC单元接收的多个时钟信号可以具有与被该第二多个DAC单元接收的多个时钟信号相同的频率。
在另一示例中，被该第一多个DAC单元接收的多个时钟信号可以具有与被该第二多个DAC单元接收的多个时钟信号不同的频率。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、本地激活电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图11所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到10)或以下(例如，图12到17)所描述的一个或多个示例而提及的一个或多个方面。
图12示出了根据示例的包括多个数模转换器单元1201的数模转换装置1200的概略性表述。DAC装置1200可以例如类似于以上所描述(例如，关于图1至10)的电路。
数模转换装置1200包括用于控制操作的装置1202，该装置被配置为在第一时间间隔期间基于包含要被传送信息的数字信号203的第一相位分量p1和在第二时间间隔期间基于包含要被传送信息的数字信号203的第二相位分量p2，控制多个数模转换器单元1201中的数模转换器单元的操作。
例如，用于控制操作的装置1202可以包括被配置为控制数模转换器单元列的列操作模式的用于控制列操作模式的装置。例如，用于控制操作的装置1202可以包括被配置为控制数模转换器单元列中的数模转换器单元的激活的用于控制激活的装置。
另外，数模转换装置1200可以还包括被配置为生成包含要传送信息的数字信号的第一改变相位分量和第二改变相位分量的用于生成改变相位分量的装置，该第一改变相位分量和第二改变相位分量例如可通过数字信号的第一和第二输入相位分量的旋转变换得到。数模转换器单元可以被配置为例如基于在第一时间间隔期间的第一改变相位分量和基于在第二时间间隔期间的第二改变相位分量，生成模拟单元输出信号。
更多的细节和方面连同以上或以下所描述的示例(例如，数字信号、数字信号的第一相位分量、数字信号的第二相位分量、和数模转换器单元)被提及。图12所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到11)或以下(例如，图13到17)所描述的一个或多个示例而提及的一个或多个方面。
图13示出了根据示例的发射机电路1300的概略性表述。
发射机1300可以包括基带处理器模块1304，该模块被配置为提供数字信号的第一相位分量(例如，I)和数字信号的第二相位分量(例如，Q)。
发射机1300可以包括例如用于生成高频传送信号的DAC电路或者装置1310。DAC电路1310可以类似于例如以上所描述(例如，关于图1至12)的DAC电路。用于生成高频传送信号的装置可以类似于例如以上所描述(例如，关于图7至9)的装置。
DAC电路1310可以被配置为例如将数模转换器单元的模拟单元输出信号相加以生成模拟高频传送信号1306。DAC单元1310可以被配置为基于多个数模转换器单元的模拟单元输出信号生成模拟高频传送信号，以及向天线模块1373提供高频传送信号1306。
例如，发射机可以包括功率放大器1308，该功率放大器被配置为放大高频传送信号1306，并向天线模块1373提供高频传送信号1306。
DAC电路1310可以例如包括控制电路和类似于关于之前示例所描述的DAC的多个DAC单元。
例如，DAC电路1310可以与基带处理器模块1304(例如，数字前端电路)耦接，要被传送的信号可以在该模块被数字化地处理。基带处理器模块1304可以包括DSP电路，并且可以被配置为向DAC电路提供包含要被传送信息的数字信号(例如，数字传送信号)。例如，数字前端电路1304可以例如向多个DAC单元提供数字信号的第一相位分量和数字信号的第二相位分量。DAC电路1310可以将数字信号转换为模拟信号(例如，模拟电流信号)，并且还可以将数字信号和/或模拟信号与本地振荡器(LO)信号混合以输出混合模拟信号。
数字信号的第一相位分量和数字信号的第二相位分量的每一个例如可以包括包含要被传送信息的多位数字信号的至少一部分。例如，数字信号的第一相位分量例如可以为数字信号的同相分量(I)，且数字信号的第二相位分量可以为数字信号的正交分量(Q)。例如，该概略性表述可以示出动态IQ发射机布置的框图。
例如，DAC电路可以包括输入端、行和列解码器、单元阵列和输出端。列和行解码器可以以行和列温度计编码的控制信号的形式提供控制信号。至少一个控制信号可以基于LO信号被调制。例如，列解码器中的同步电路可以基于本地振荡器(LO)信号调制被提供给单元阵列的列控制信号。
DAC电路的控制电路可以包括被配置为生成第一振荡器信号ICLK和第二振荡器信号QCLK的振荡器电路1305(例如，本地振荡器或时钟CLK)。振荡器电路可以例如被配置为在第一时间间隔期间向多个DAC单元之一提供第一振荡器信号，以及在第二时间间隔期间向该DAC单元提供第二振荡器信号。
例如，第一振荡器信号ICLK和第二振荡器信号QCLK可以具有相同频率。第一振荡器信号ICLK和第二振荡器信号QCLK的频率可以表示传送要被传送的信息所要用的载波频率。第一振荡器信号ICLK可以具有相对于第二振荡器信号QCLK预定的相位偏移。例如，对于传送数字信号的同相分量(I)和数字信号的正交分量(Q)，该预定的相位偏移例如可以为90°。
输入端可以接收多位数字信号，该多位数字信号例如可以为8位信号(例如，B0到B7)的形式。位B0到B3，可以为最低的四位比特，可以被输送到温度计行解码器；位B4到B7，可以为最高的四位比特，可以被输送到温度计列解码器。温度计解码器控制单元阵列。当被来自解码器的控制信号激活时，单元阵列的每一个单元内的电流源可以输出预定电流。被单元输出的预定电流例如彼此相同。来自任何个体的被激活单元的这些电流可以相加以生成模拟输出信号。
阵列中被激活单元的数目可以取决于八比特值B0到B7和/或其它确定方式。例如，如果数字值0000-0000(相应于十进制值0)被设置到B0-B7且应用于输入端，单元阵列中没有单元被激活，并且输出端的输出电流为0。例如，如果所有的位被设置(即，B0到B7被设置为数字值1111-1111，相应于十进制值255)，单元阵列中预定数目的单元可以被激活，以得到输出信号，该输出信号可以比单个单元的输出强256倍。
功率放大器1308可以例如放大混合模拟信号以提供放大的混合模拟信号，被放大的混合模拟信号可以被提供给芯片外(off chip)模块用于无线传输。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、数字信号、数模转换器单元、和发射机)被提及。图13所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到12)或以下(例如，图14到17)所描述的一个或多个示例而提及的一个或多个方面。
一些示例涉及发射机或收发机，该发射机或收发机包括基带处理器模块、根据以上或以下所描述的一个示例的用于生成高频传送信号的数模转换器电路或装置、以及功率放大器。基带处理器模块被配置为提供数字信号的第一相位分量和数字信号的第二相位分量。此外，用于生成高频传送信号的数模转换器电路或装置被配置为生成模拟高频传送信号。另外，功率放大器被配置为放大高频传送信号并将该高频传送信号提供给天线模块。
例如，发射机或收发机可以为OFDM发射机或收发机。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、数字信号、数模转换器单元、和发射机)被提及。图14所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到17)所描述的一个或多个示例而提及的一个或多个方面。
图14示出了移动设备1400的概略性表述。移动设备包括在发射机或收发机1410内部用于数模转换的数模转换器电路(例如，图1-13所描述的100、200、300、400、600、700、900、1000、1100或数模转换装置1200)。此外，移动设备1410包括至少生成要被传送的数字(例如，基带)信号和/或处理基带接收信号的基带处理器模块1420。另外，移动设备1400包括至少向发射机或收发机1410和基带处理器模块1420供电的供电单元1430。
进一步的示例涉及包括以上所描述的发射机或收发机的移动设备(例如，蜂窝电话、平板电脑或笔记本电脑)。移动设备或移动终端可以用于在移动通信系统中通信。
在一些示例中，蜂窝手机可以包括具有数模转换器电路(根据所提出的概念或以上所描述的一个或多个示例)的发射机或收发机。
更多的细节和方面连同以上或以下所描述的示例(例如，数模转换器电路、数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、行和列解码器、第一和第二列编码以及第一和第二行编码、发射机、和模拟输出信号)被提及。图14所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到13)或以下(例如，图15到17)所描述的一个或多个示例而提及的一个或多个方面。
图15示出了根据示例的用于数模信号转换的方法1500的流程图。
方法1500包括在第一时间间隔期间基于包含要被传送的信息的数字信号的第一相位分量，控制数模转换器单元的第一操作(1510)。
方法1500还包括在第二时间间隔期间基于包含要被传送的信息的数字信号的第二相位分量，控制数模转换器单元的第二操作(1520)。
由于该数模转换器单元的操作基于数字信号的第一相位分量和第二相位分量，例如，可以对同一分辨率实现更高的效率、更小的DAC区域，可以实现提高的线性度。例如，DAC单元的最小的总规模(例如，DAC阵列中的DAC单元的总数)例如可以被降低。
方法1500可以还包括例如基于第一列编码和第二列编码(第一列编码和第二列编码分别从数字信号的第一相位分量的至少一部分和从数字信号的第二相位分量的至少一部分得到)，控制数模转换器单元列的列操作模式。
方法1500可以还包括例如基于运行于第一列操作模式的数模转换器单元的最后列提供最后列信号，和基于运行于第二操作模式的数模转换器单元的最后列提供第二最后列信号。
方法1500可以还包括例如基于数字信号的第一相位分量的至少一部分得到第一行编码，和基于数字信号的第二相位分量的至少一部分得到第二行编码。
方法1500可以还包括例如基于列操作模式以及第一行编码和/或第二行编码，或不考虑第一行编码或第二行编码，控制数模转换器单元列中的一个数模转换器单元的激活。
方法1500可以还包括在第一时间间隔和第二时间间隔期间生成模拟单元输出信号，其中在第一时间间隔期间生成的模拟单元输出信号相对于在第二时间间隔期间生成的模拟单元输出信号例如具有相等的频率和预定的相位偏移。
更多的细节和方面连同以上或以下所描述的示例(例如，数字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、第一和第二列编码以及第一和第二行编码、和模拟输出信号)被提及。图15所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到14)或以下(例如，图16到17)所描述的一个或多个示例而提及的一个或多个方面。
图16示出了根据示例的用于生成高频传送信号的方法的流程图。
方法1600包括生成包含要被传送信息的数字信号的第一改变相位分量和第二改变相位分量(1610)，该第一改变相位分量和第二改变相位分量可通过数字信号的第一和第二输入相位分量的旋转变换得到。
方法1600还包括基于数字信号的第一改变相位分量和第二改变相位分量，生成高频传送信号(1620)。
例如，由于数字信号的第一改变相位分量和第二改变相位分量的生成，并且基于该数字信号的第一改变相位分量和第二改变相位分量生成该高频传送信号，假定相同的硅面积，输出功率可以增加(例如，翻倍)，并且具有更高的效率。
方法1600可以还包括例如基于第一改变相位分量和第二改变相位分量的值，提供第一改变相位分量和/或第二改变相位分量的纠错。
方法1600可以还包括例如将数模转换器单元的模拟单元输出信号相加，以生成模拟高频传送信号。
方法1600可以还包括例如将高频传送信号放大。
方法1600可以还包括例如向天线模块提供高频传送信号。
更多的细节和方面连同以上或以下所描述的示例(例如，数字信号、数字信号的第一相位分量和第二相位分量、数字信号的第一改变相位分量和第二改变相位分量、数模转换器单元、第一和第二列编码以及第一和第二行编码、和模拟输出信号)被提及。图16所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到15)或以下(例如，图17)所描述的一个或多个示例而提及的一个或多个方面。
图17示出了根据示例的用于数模信号转换的进一步方法的流程图1700。
方法1700包括在第一时间间隔期间基于具有第一振荡频率的第一时钟信号，控制数模转换器单元的操作(1710)。
方法1700还包括在第二时间间隔期间基于具有第二振荡频率的第二时钟信号，控制数模转换器单元的操作(1720)。
由于该数模转换器单元的操作在第一时间间隔期间基于具有第一振荡频率的第一时钟信号和在第二时间间隔期间基于具有第二振荡频率的第二时钟信号，例如，对同一分辨率，更高的效率、更小的DAC区域和提高的线性度可以被实现。例如，DAC单元的最小的总规模(例如，DAC阵列中的DAC单元的总数)例如可以被降低。
方法1700可以还包括例如基于包含要被传送信息的数字信号的两个或更多相位分量，提供模拟高频信号。
方法1700可以还包括例如在第一时间间隔和第二时间间隔基于包含要被传送信息的数字信号的同一相位分量，控制数模转换器单元的操作。
更多的细节和方面连同以上或以下所描述的示例(例如，数字信号、数字信号的相位分量、数模转换器单元、以及第一和第二时钟信号)被提及。图14所示的示例可以包括一个或多个可选的另外特征，该特征相应于连同所提出的概念或以上(例如，图1到16)或以下所描述的一个或多个示例而提及的一个或多个方面。
各个示例涉及包括指令代码的机器可读存储介质，当该指令代码被执行时，使机器执行方法1500、1600或1700。
各个示例涉及具有程序代码的计算机程序，当该计算机程序在计算机或处理器上执行时，用于执行方法1500、1600或1700。
各个示例涉及包括机器可读指令的机器可读存储介质，当该指令被执行时，实现方法1500、1600或1700，或实现DAC电路100、200、300、400、600、700、900、1000、或1100，或数模转换装置1200。
各个示例涉及动态多相位DAC架构。例如，各个示例涉及具有提高的效率和线性度的数模转换器(比如IQ DAC)。各个示例涉及可以按大容量架构制造的DAC设备，该DAC设备可以在计算机系统架构特征和接口中实现，并且被大量制造。各个示例涉及IA(输入架构)、器件(例如，晶体管)和相关的制造过程，例如，MOS和/或CMOS。
各个示例涉及具有提高的效率和输出功率的IQ RFDAC。各个示例涉及改善用于无线设备的发射机。当前，极性架构用于蜂窝发射机，而IQ架构用于WIFI。IQ更为简单，这是因为不需受调制的时钟，因此例如经调制的锁相环(PLL)或数字时钟(DTC)不是必要的。各个示例将IQ的效率提高到极性系统的水平，因此减少了低效的IQ的任何缺陷。复杂性被转移至数字处理，因此例如在现代技术上是简单的。
各个示例可以通过有关器件实现，例如12或13位且超过200MSPS(兆样本每秒)的数模转换器(DAC)；大于14位且超过20MSPS的DAC；大于10或11位长且超过300MSPS的DAC；以及超过12或13位长且大于125MSPS的DAC。
各个示例可以通过相关设备(比如3GPP LTE UE调制解调器)实现。
与所提出的DAC相比，极性的射频数模转换器(RFDAC)可以例如使用所有单元以生成输出信号。极性的PFDAC可能具有非均匀分布确定的缺点，例如，大部分位(例如位(f))可能处于它们不被需要的地方。正交幅度调制(quadrature amplitude modulation，QAM)可以在幅度上，或半径(r)和相位(f)上类似于温度计编码。误差矢量幅度(error vectoramplitude，EVM)可以被rmax的误差定义。例如，r比特的数目可以等于1.4×I(同相)。f比特的数目可以等于2p×I(例如，这一数可能大于或等于3个更多比特)。可能存在数字控制振荡器(DCO)的频率调制(fm)相关的挑战。每周期相位跳变的最大值例如可以被最大的调谐范围(＜20％)限制。例如，在零交点(zero-crossing)期间造成的误差(例如，吉赫兹(GHz)跳变)可以导致符号中的误差。。
IQ调制器可以使用有限数目的DAC单元生成输出信号。例如，与所提出的DAC相比，其它IQ发射机布置可以具有两个DAC，一个用于同相I路径，另一个用于正交Q路径。IQ架构可能简单，但是可能经受低效和低的输出功率。这一点的原因可能是由于IQ调制器由两个数模转换器DAC构成，例如，一个DAC(例如，具有512+5个单元的阵列I)可以用于同相(I)，另一个DAC(例如，具有512+5个单元的阵列Q)可以用于正交(Q)，这两个DAC的输出相加。IQ调制器可以使用有限数目的DAC单元生成输出信号。例如，基于IQ DAC的IQ星座图，当Q为最大值且I为0时，仅使用Q DAC。例如，如果I为最大值且Q为0，仅使用I DAC。在RFDAC中，用于I和Q信号链的DAC可以直接地在RF域生成模拟信号。因此，例如，在I加上Q之后的复合信号可以准备用于传送。例如，在到达天线之前，如果必要的话，信号可以最终被功率放大器PA放大。
下面的示例属于进一步的示例。示例1为数模转换器电路，该电路包括多个数模转换器单元和控制电路，该控制电路被配置为在第一时间间隔期间基于包括要被传送信息的数字信号的第一相位分量和在第二时间间隔期间基于包括要被传送信息的数字信号的第二相位分量，控制该多个数模转换器单元之一的操作。
在示例2中，示例1的主题可以可选地包括：该多个数模转换器单元的每一个被分配给多个单元行之一和多个单元列之一。
在示例3中，示例1或2的主题可以可选地包括控制电路，该控制电路包括被配置为控制数模转换器单元列的列操作模式的解码器控制电路。
在示例4中，示例3的主题可以可选地包括：该解码器控制电路被配置为基于从该数字信号的第一相位分量的至少一部分得到的第一列编码和基于从该数字信号的第二相位分量的至少一部分得到的第二列编码，控制数模转换器单元列的列操作模式。
在示例5中，示例4的主题可以可选地包括，该解码器控制电路包括第一列解码器电路和第二列解码器电路，该第一列解码器电路被配置为基于该数字信号的第一相位分量的至少一部分得到第一列编码，该第二列解码器电路被配置为基于该数字信号的第二相位分量的至少一部分得到第二列编码。
在示例6中，示例5的主题可以可选地包括，该第一列解码器电路被配置为基于该数字信号的第一相位分量的最高位比特得到第一列编码，该第二列解码器电路被配置为基于该数字信号的第二相位分量的最高位比特得到第二列编码。
在示例7中，示例5或6的主题可以可选地包括，该解码器控制电路包括与多个单元列之一相关的XOR门或OR门，其中该XOR门或OR门被耦接至该第一列解码器电路和该第二列解码器电路，其中XOR门或OR门的输出信号指示该单元列的列操作模式。
在示例8中，示例3至7之一的主题可以可选地包括，该解码器控制电路被配置为提供指示运行于第一列操作模式的数模转换器单元的最后列的最后列信号和指示运行于第二列操作模式的数模转换器单元的最后列的最后列信号。
在示例9中，示例3至8之一的主题可以可选地包括数模转换器单元的至少一个非激活列，该非激活列位于运行于第一列操作模式的数模转换器单元的最后列和运行于第二列操作模式的数模转换器单元的最后列之间。
在示例10中，示例1至9之一的主题可以可选地包括，该控制电路还包括第一行解码器电路和第二行解码器电路，该第一行解码器电路被配置为基于数字信号的第一相位分量的至少一部分得到第一行编码，该第二行解码器电路被配置为基于数字信号的第二相位分量的至少一部分得到第二行编码。
在示例11中，示例1至10之一的主题可以可选地包括，该控制电路包括本地激活控制电路，该本地激活控制电路被配置为控制数模转换器单元列中的数模转换器单元的激活。
在示例12中，示例11的主题可以可选地包括，该本地激活控制电路被配置为基于列操作模式以及第一行编码和/或第二行编码，或不考虑第一行编码或第二行编码，控制数模转换器单元的激活。
在示例13中，示例11或12的主题可以可选地包括，该本地激活控制电路被配置为：如果该数模转换器单元被激活，则通过振荡器信号的频率开关该数模转换器单元。
在示例14中，前述示例任何一个的主题可以可选地包括，该控制电路包括振荡器电路，该振荡器电路被配置为生成第一振荡器信号和第二振荡器信号，其中该第一振荡器信号和第二振荡器信号包括代表用于传送要被传送的信息的载波频率的同一频率，且包括预定的频率偏移。
在示例15中，示例14的主题可以可选地包括，该本地激活控制电路被配置为向运行于第一列操作模式的数模转换器单元列提供第一振荡器信号，和向运行于第二列操作模式的数模转换器单元列提供第二振荡器信号。
在示例16中，前述示例任何一个的主题可以可选地包括，该多个数模转换器单元的每一个包括可开关的电流源或可开关的电容性元件，以生成具有第一模拟输出状态或第二模拟输出状态的单元模拟输出信号。
在示例17中，前述示例任何一个的主题可以可选地包括，该数模转换器单元被配置为在第一时间间隔和第二时间间隔期间生成模拟单元输出信号，其中在第一时间间隔期间生成的模拟单元输出信号相对于在第二时间间隔期间生成的模拟单元输出信号具有相等的频率和预定的相位偏移。
在示例18中，示例17的主题可以可选地包括，该数模转换器单元被配置为在第一时间间隔期间基于第一振荡器信号生成模拟单元输出信号，和在第二时间间隔期间基于第二振荡器信号生成模拟单元输出信号，其中该第一振荡器信号和第二振荡器信号包括预定的相位偏移。
在示例19中，前述示例任何一个的主题可以可选地包括，数字信号的第一相位分量为数字信号的同相分量，且数字信号的第二相位分量为数字信号的正交分量。
在示例20中，前述示例任何一个的主题可以可选地包括信号转换器电路，该信号转换器电路被配置为生成包含要被传送信息的数字信号的第一改变相位分量和第二改变相位分量，该第一改变相位分量和第二改变相位分量可通过该数字信号的第一和第二输入相位分量的旋转变换得到，并且数模转换器单元被配置为在第一时间间隔期间基于第一改变相位分量和在第二时间间隔期间基于第二改变相位分量，生成模拟单元输出信号。
在示例21中，前述示例任何一个的主题可以可选地包括基于温度计编码的数模转换器电路，或者是基于温度计编码的数模转换器电路。
在示例22中，前述示例任何一个的主题可以可选地包括数模转换器电路，该电路被配置为通过将该多个数模转换器单元的模拟单元输出信号相加，提供模拟高频信号。
在示例23中，前述示例任何一个的主题可以可选地包括，该多个数模转换器单元被设置为单个阵列。
示例24为一种用于生成高频传送信号的装置，该装置包括信号转换器和上转换模块，该信号转换器被配置为生成包括要被传送信息的数字信号的第一改变相位分量和第二改变相位分量，该第一改变相位分量和第二改变相位分量可通过该数字信号的第一和第二输入相位分量的旋转变换得到；该上转换模块被配置为基于该数字信号的第一改变相位分量和第二改变相位分量，生成高频传送信号。
在示例25中，示例24的主题可以可选地包括，该上转换模块包括根据示例1至23之一的数模转换器电路。
在示例26中，示例24或25的主题可以可选地包括转换修正电路，该转换修正电路被配置为基于第一改变相位分量和第二改变相位分量的值，修正第一改变相位分量和/或第二改变相位分量的符号错误。
在示例27中，示例25或26的主题可以可选地包括：该控制电路包括解码器控制电路，该解码器控制电路被配置为控制数模转换器单元列的列操作模式。
示例28为一种数模转换器电路，该电路包括多个数模转换器单元和控制电路，该控制电路被配置为在第一时间间隔期间基于具有第一振荡器频率的第一时钟信号和在第二时间间隔期间基于具有第二振荡器频率的第二时钟信号，控制该多个数模转换器单元之一的操作。
在示例29中，示例28的主题可以可选地包括被配置为基于包括要被传送的信息的数字信号的两个或更多相位分量，提供模拟高频信号。
在示例30中，示例28或29的主题可以可选地包括，该控制电路被配置为在第一时间间隔和第二时间间隔期间基于包括要被传送信息的数字信号的同一相位分量，控制数模转换器单元的操作。
示例31为数模转换装置，该数模转换装置包括多个数模转换器单元，该数模转换单元包括用于控制操作的装置，该装置被配置为：在第一时间间隔期间基于包括要被传送信息的数字信号的第一相位分量和在第二时间间隔期间基于包括要被传送信息的数字信号的第二相位分量，控制多个数模转换器单元中的数模转换器单元的操作。
在示例32中，示例31的主题可以可选地包括，用于控制该操作的装置包括用于控制列操作模式的装置，该装置被配置为控制数模转换器单元列的列操作模式。
在示例33中，示例31或32的主题可以可选地包括，用于控制该操作的装置包括用于控制激活的装置，该装置被配置为控制数模转换器单元列中的数模转换器单元的激活。
在示例34中，示例31至33任一项的主题可以可选地包括用于生成改变相位分量的装置，该装置被配置为生成包括要被传送信息的数字信号的第一改变相位分量和第二改变相位分量，该第一改变相位分量和第二改变相位分量可通过数字信号的第一和第二输入相位分量的旋转变换得到，其中该数模转换器单元被配置为在第一时间间隔期间基于第一改变相位分量和在第二一时间间隔期间基于第二改变相位分量，生成模拟单元输出信号。
示例35为一种发射机，该发射机包括：基带处理器模块，被配置为提供数字信号的第一相位分量和该数字信号的第二相位分量；数模转换器电路或装置，用于根据之前示例的任何一个生成高频传送信号，该数模转换器或装置被配置为相加生成模拟高频传送信号；以及功率放大器，被配置为放大该高频传送信号，并将该高频传送信号提供给天线模块。
示例36为发射机或收发机，该发射机或收发机包括用于根据之前示例的任何一个生成高频传送信号的数模转换器电路或装置，该电路或装置被配置为基于多个数模转换器单元的模拟单元输出信号生成模拟高频传送信号，并将该高频传送信号提供给天线模块。
示例37为一种移动设备，该移动设备包括根据示例36的发射机或收发机。
示例38为一种蜂窝手机，该蜂窝手机包括根据示例36的发射机或收发机。
示例39为一种数模信号转换方法，该方法包括：在第一时间间隔期间基于包括要被传送的信息的数字信号的第一相位分量控制数模转换器单元的第一操作，在第二时间间隔期间基于包括要被传送的信息的数字信号的第二相位分量控制数模转换器单元的第一操作。
在示例40中，示例39的主题可以可选地包括，基于从该数字信号的第一相位分量的至少一部分得到的第一列编码和基于从该数字信号的第二相位分量的至少一部分得到的第二列编码，控制数模转换器单元列的列操作模式。
在示例41中，示例39或40的主题可以可选地包括，提供最后列信号和第二最后列信号，最后列信号指示运行于第一列操作模式的数模转换器单元的最后列，第二最后列信号指示运行于第二操作模式的数模转换器单元的最后列。
在示例42中，示例39至41任一项的主题可以可选地包括，基于该数字信号的第一相位分量的至少一部分得到第一行编码和基于该数字信号的第二相位分量的至少一部分得到第二行编码。
在示例43中，示例42的主题可以可选地包括，基于列操作模式以及第一行编码和/或第二行编码，或不考虑第一行编码或第二行编码，控制数模转换器单元列中的数模转换器单元的激活。
在示例44中，示例39至43任一项的主题可以可选地包括，在第一时间间隔期间和第二时间间隔期间生成模拟单元输出信号，其中在第一时间间隔期间生成的模拟单元输出信号相对于在第二时间间隔期间生成的模拟单元输出信号具有相等的频率和预定的相位偏移。
示例45为一种用于生成高频传送信号的方法，该方法包括生成包括要被传送的信息的数字信号的第一改变相位分量和第二改变相位分量，该第一改变相位分量和第二改变相位分量可通过数字信号的第一和第二输入相位分量的旋转变换得到，以及基于该数字信号的第一改变相位分量和第二改变相位分量，生成高频传送信号。
在示例46中，示例45的主题可以可选地包括，基于第一改变相位分量和第二改变相位分量的值，修正第一改变相位分量和/或第二改变相位分量的符号错误。
在示例47中，示例45或46的主题可以可选地包括，将数模转换器单元的模拟单元输出信号相加以生成模拟高频传送信号，将该模拟高频传送信号放大，并将该模拟高频传送信号提供给天线模块。
示例48为一种数模信号转换方法，该方法包括在第一时间间隔期间基于具有第一振荡器频率的第一时钟信号控制数模转换器单元的操作，和在第二时间间隔期间基于具有第二振荡器频率的第二时钟信号控制该数模转换器单元的操作。
在示例49中，示例48的主题可以可选地包括，基于包括要被传送的信息的数字信号的两个或更多相位分量，提供模拟高频信号。
在示例50中，示例49的主题可以可选地包括，在第一时间间隔期间和第二时间间隔期间，基于包括要被传送的信息的数字信号的同一相位分量，控制数模转换器单元的操作。
示例51为一种包括程序代码的机器可读存储介质，当该指令代码被执行时，使机器执行示例39至50之一的方法。
示例52为一种包括机器可读指令的机器可读存储设备，当该机器可读指令被执行时，实施任一前述示例中的方法或实现任一前述示例中的装置。
示例53为一种具有程序代码的计算机程序，当该计算机程序在计算机或处理器执行时，用于执行示例39至50之一的方法。
示例可以还提供计算机程序，当该计算机程序在计算机或处理器执行时，该计算机程序具有用于执行上述方法之一的程序代码。本领域的技术人员容易认识到，各个上述方法的步骤可以被程序化的计算机执行。本文中，一些示例还意图覆盖程序存储设备，例如，数字数据存储介质，该介质为机器可读或计算机可读并且编码为机器可执行或计算机可执行的程序指令，其中该指令执行上述方法的行为的部分或所有。程序存储设备可以为，例如数字存储器、比如磁盘或磁带的磁存储介质、硬盘驱动器、或光可读数字数据存储介质。示例还意图覆盖执行上述方法的行为的程序化计算机、或被程控以执行上述方法的行为的(现场)可编程逻辑阵列((F)PLA)或(现场)可编程门阵列((F)PGA)。
描述和附图仅示出了本公开的原理。因此，应当理解，本领域的技术人员将能够设计各种设置，尽管这些设置在本文中未被明确描述或示出，但是实现了本公开的原理，且被包括于本文的精神和范围之内。此外，本文引用的所有示例主要明确地意图用于教导性目的，以帮助读者理解本公开的原理和由发明人为推动现有技术所作出的贡献，并且应当被解释为不限于这些具体引用的示例和环境。此外，本文所有的陈述引用的本公开的原理、方面和示例，以及其中的具体示例，意图覆盖它们的等价物。
被表示为“装置，用于...”(执行某项功能)的功能性模块(多个)应当被理解为包括被配置为分别执行某项功能的电路的功能性模块(多个)。因此，“装置，用于某事/某物”可以还被理解为“装置，被配置为某物或适合用于某事”。因此，装置被配置为执行某项功能并不暗示这样的装置必然执行该项功能(在给定时刻)。
附图中所示的各种元件的功能，包括被标记为“装置”、“用于提供传感器信号的装置”、“用于生成传送信号的装置”等的任何功能性模块，可以通过使用指定硬件(比如“信号提供方”、“信号处理单元”、“处理器”、“控制器”等)，以及能够执行与适当的软件相关的软件的硬件来提供。此外，本文中被描述为“装置”的任何实体，可以相应于或被实现为“一个或多个模块”、“一个或多个设备”、“一个或多个单元”等。当功能由处理器提供时，这些功能可以被单个指定的处理器、单个共享处理器或多个个体的处理器(其中一些处理器可以为共享处理器)提供。此外，术语“处理器”或“控制器”的明确使用不应当被解释为或特指能够执行软件的硬件，并且可以隐含地包括(不用于限定)数字信号处理器(DSP)硬件、网络处理器、专用处理器(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机访问存储器(RAM)、和非易失性存储器。也可以包括其它硬件，包括传统的和/或惯用的。
本领域的技术人员应当理解，本文的任何框图代表实施本公开的原理的说明性电路的概念性示意。应当理解，任何流程图、流程示图、状态转移图、伪代码等，代表可以在本质上体现于计算机可读介质中并因此被计算机或处理器执行的各种过程，无论这样的计算机或处理器是否被明确地示出。
此外，所附的权利要求在此被包含于详细描述中，这里每一项权利要求可以以其自身作为独立的示例，应当注意的是，尽管从属权利要求可能在权利要求中涉及与一个或多个其它权利要求具体结合-其它示例还可以包括从属权利要求与每一个其它的独立权利要求或从属权利要求的主题的结合。除非提及不意图进行具体的组合，这样的结合在本文中是推荐的。此外，即使权利要求未直接地从属于其它独立权利要求，意图使该权利要求同样包括该其它独立权利要求的特征。
还需注意的是，说明书中或权利要求中所公开的方法可以被设备实施，该设备具有用于执行这些方法的每一个各自行为的装置。
此外，应当理解，说明书或权利要求中所公开的多个行为或功能的公开，可以不被解释为按照具体顺序。因此，多个行为或功能的公开不会将它们限定于特定的顺序，除非由于技术上的原因，这些行为或功能是不可互换的。此外，在一些示例中，单个行为可以包括或可以被拆分为多个子行为。除非明确排除，这样的子行为可以被包括于这一单个行为的公开中或者作为这一单个行为的公开的一部分。

Claims (25)

1.一种数模转换器电路，所述数模转换器电路包括：
多个数模转换器单元；以及
控制电路，所述控制电路被配置为在第一时间间隔期间基于包括要被传送的信息的数字信号的第一相位分量和在第二时间间隔期间基于包括要被传送的信息的所述数字信号的第二相位分量，控制所述多个数模转换器单元之一的操作。
2.如权利要求1所述的数模转换器电路，其中，所述多个数模转换器单元的每一个被分配给多个单元行之一和多个单元列之一。
3.如权利要求1所述的数模转换器电路，其中，所述控制电路包括被配置为控制数模转换器单元列的列操作模式的解码器控制电路。
4.如权利要求3所述的数模转换器电路，其中，所述解码器控制电路被配置为：基于从所述数字信号的第一相位分量的至少一部分得到的第一列编码和基于从所述数字信号的第二相位分量的至少一部分得到的第二列编码，控制数模转换器单元列的列操作模式。
5.如权利要求4所述的数模转换器电路，其中，所述解码器控制电路包括第一列解码器电路和第二列解码器电路，所述第一列解码器电路被配置为基于所述数字信号的第一相位分量的至少一部分得到第一列编码，所述第二列解码器电路被配置为基于所述数字信号的第二相位分量的至少一部分得到第二列编码。
6.如权利要求5所述的数模转换器电路，其中，所述第一列解码器电路被配置为基于所述数字信号的第一相位分量的最高位比特得到所述第一列编码，所述第二列解码器电路被配置为基于所述数字信号的第二相位分量的最高位比特得到所述第二列编码。
7.如权利要求5所述的数模转换器电路，其中，所述解码器控制电路包括与多个单元列中的一个单元列相关的XOR门或OR门，其中所述XOR门或OR门被耦接至所述第一列解码器电路和所述第二列解码器电路，其中，所述XOR门或OR门的输出信号指示所述单元列的列操作模式。
8.如权利要求3所述的数模转换器电路，其中，所述解码器控制电路被配置为：提供指示运行于第一列操作模式的数模转换器单元的最后列的最后列信号，和提供指示运行于第二列操作模式的数模转换器单元的最后列的最后列信号。
9.如权利要求3所述的数模转换器电路，其中，所述数模转换器电路包括数模转换器单元的至少一个非激活列，所述非激活列位于运行于第一列操作模式的数模转换器单元的最后列和运行于第二列操作模式的数模转换器单元的最后列之间。
10.如权利要求1所述的数模转换器电路，其中，所述控制电路还包括第一行解码器电路和第二行解码器电路，所述第一行解码器电路被配置为基于所述数字信号的第一相位分量的至少一部分得到第一行编码，所述第二行解码器电路被配置为基于所述数字信号的第二相位分量的至少一部分得到第二行编码。
11.如权利要求1所述的数模转换器电路，其中，所述控制电路包括本地激活控制电路，所述本地激活控制电路被配置为控制数模转换器单元列中的数模转换器单元的激活。
12.如权利要求11所述的数模转换器电路，其中，所述本地激活控制电路被配置为基于列操作模式以及第一行编码和/或第二行编码，或不考虑第一行编码或第二行编码，控制数模转换器单元的激活。
13.如权利要求11所述的数模转换器电路，其中，所述本地激活控制电路被配置为：如果所述数模转换器单元被激活，则通过振荡器信号的频率来开关所述数模转换器单元。
14.如权利要求1所述的数模转换器电路，其中，所述控制电路包括振荡器电路，所述振荡器电路被配置为生成第一振荡器信号和第二振荡器信号，其中，所述第一振荡器信号和第二振荡器信号包括代表用于传送所要传送的信息的载波频率的同一频率，且包括预定的相位偏移。
15.如权利要求14所述的数模转换器电路，其中，所述控制电路被配置为向运行于第一列操作模式的数模转换器单元列提供所述第一振荡器信号，和向运行于第二列操作模式的数模转换器单元列提供所述第二振荡器信号。
16.如权利要求1所述的数模转换器电路，其中，所述多个数模转换器单元的每一个包括可开关的电流源或可开关的电容性元件，以生成具有第一模拟输出状态或第二模拟输出状态的单元模拟输出信号。
17.一种用于生成高频传送信号的装置，所述装置包括：
信号转换器，所述信号转换器被配置为生成数字信号的第一改变相位分量和第二改变相位分量，所述数字信号包括所要传送的信息，所述第一改变相位分量和所述第二改变相位分量能够通过所述数字信号的第一和第二输入相位分量的旋转变换得到；以及
上转换模块，所述上转换模块被配置为基于所述数字信号的所述第一改变相位分量和所述第二改变相位分量，生成高频传送信号。
18.如权利要求17所述的装置，其中，所述上转换模块包括根据权利要求1的数模转换器电路。
19.如权利要求17所述的装置，其中，所述装置包括转换修正电路，所述转换修正电路被配置为基于所述第一改变相位分量和所述第二改变相位分量的值，修正所述第一改变相位分量和/或所述第二改变相位分量的符号错误。
20.如权利要求18所述的装置，其中，所述控制电路包括解码器控制电路，所述解码器控制电路被配置为控制数模转换器单元列的列操作模式。
21.一种数模转换器电路，所述数模转换器电路包括：
多个数模转换器单元；以及
控制电路，所述控制电路被配置为在第一时间间隔期间基于具有第一振荡器频率的第一时钟信号和在第二时间间隔期间基于具有第二振荡器频率的第二时钟信号，控制所述多个数模转换器单元之一的操作。
22.如权利要求21所述的数模转换器电路，所述数模转换器电路被配置为基于数字信号的两个或更多相位分量，提供模拟高频信号，所述数字信号包括所要传送的信息。
23.如权利要求21所述的数模转换器电路，其中，所述控制电路被配置为在第一时间间隔和第二时间间隔期间基于数字信号的同一相位分量，控制数模转换器单元的操作，所述数字信号包括所要传送的信息。
24.一种发射机，所述发射机包括：
基带处理器模块，所述基带处理器模块被配置为提供数字信号的第一相位分量和所述数字信号的第二相位分量；
数模转换器电路或装置，所述数模转换器或装置用于根据之前的权利要求的任意一项生成高频传送信号，所述数模转换器电路或装置被配置为生成模拟高频传送信号；以及
功率放大器，被配置为放大所述高频传送信号，并将所述高频传送信号提供给天线模块。
25.一种数模信号转换方法，所述方法包括：
在第一时间间隔期间，基于包括要被传送的信息的数字信号的第一相位分量，控制数模转换器单元的第一操作；以及
在第二时间间隔期间，基于包括要被传送的信息的所述数字信号的第二相位分量，控制数模转换器单元的第二操作。
CN201510526698.5A 2014-09-25 2015-08-25 数模转换器电路、装置和方法与数模转换方法 Active CN105471434B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810123620.2A CN108390674B (zh) 2014-09-25 2015-08-25 数模转换器电路、装置和方法与数模转换方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102014113922.4 2014-09-25
DE102014113922.4A DE102014113922B4 (de) 2014-09-25 2014-09-25 Digital-zu-Analog-Wandler-Schaltungen, Sender und Verfahren zum Erzeugen eines Hochfrequenz-Sendesignals und Verfahren einer Digital-zu-Analog-Umwandlung

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201810123620.2A Division CN108390674B (zh) 2014-09-25 2015-08-25 数模转换器电路、装置和方法与数模转换方法

Publications (2)

Publication Number Publication Date
CN105471434A CN105471434A (zh) 2016-04-06
CN105471434B true CN105471434B (zh) 2019-04-09

Family

ID=55485542

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810123620.2A Active CN108390674B (zh) 2014-09-25 2015-08-25 数模转换器电路、装置和方法与数模转换方法
CN201510526698.5A Active CN105471434B (zh) 2014-09-25 2015-08-25 数模转换器电路、装置和方法与数模转换方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810123620.2A Active CN108390674B (zh) 2014-09-25 2015-08-25 数模转换器电路、装置和方法与数模转换方法

Country Status (4)

Country Link
US (1) US9571120B2 (zh)
CN (2) CN108390674B (zh)
DE (1) DE102014113922B4 (zh)
TW (1) TWI590593B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10129055B2 (en) * 2011-04-21 2018-11-13 Mediatek Singapore Pte. Ltd. PA cell, PA module, wireless communication unit, RF transmitter architecture and method therefor
DE102015116241B4 (de) * 2015-09-25 2023-08-03 Intel Corporation Ein Verfahren zum Betreiben einer Radiofrequenz-Digital-Analog-Wandlungsschaltungsanordnung im Fall eines ersten und eines nachfolgenden zweiten Eingangsabtastwertes mit unterschiedlichen Vorzeichen, und eine Digital-Analog-Wandlungsschaltungsanordnung
US9985811B2 (en) 2016-09-23 2018-05-29 Intel IP Corporation PAPR reduction for IQ RFDAC
US10938424B2 (en) 2016-10-11 2021-03-02 Intel IP Corporation Signed local oscillator leakage cancelation
CN106953639B (zh) * 2017-03-15 2020-05-19 清华大学 一种相位域模数转换器
US9985641B1 (en) * 2017-05-26 2018-05-29 Keysight Technologies, Inc. Systems and methods for evaluating errors and impairments in a digital-to-analog converter
US10116341B1 (en) * 2017-06-30 2018-10-30 Intel IP Corporation Polar transmitter with joined modulator
CN107947798A (zh) * 2017-10-11 2018-04-20 灿芯创智微电子技术（北京）有限公司 电流舵型数模转换器高位电流源单元开关解码电路及方法
CN111279365B (zh) * 2017-10-26 2024-10-18 深圳源光科技有限公司 计算单元
CN109286381B (zh) * 2018-09-12 2022-03-08 西安微电子技术研究所 一种基于温度计编码的自动增益控制电路及控制方法
US10581447B1 (en) * 2018-09-28 2020-03-03 Apple Inc. Method and apparatus for measuring phase response
US10439631B1 (en) 2018-12-27 2019-10-08 Texas Instruments Incorporated Radio-frequency digital-to-analog converter system
US10601437B1 (en) * 2018-12-27 2020-03-24 Intel Corporation CDAC (capacitive DAC (digital-to-analog converter)) unit cell for multiphase RFDAC (radio frequency DAC)
US10651869B1 (en) * 2019-03-26 2020-05-12 Intel IP Corporation Signed-RFDAC architectures enabling wideband and efficient 5G transmitters
US10855300B2 (en) * 2019-03-29 2020-12-01 Maxlinear, Inc. Digital-to-analog converter
US10749543B1 (en) * 2019-05-16 2020-08-18 Morse Micro Pty Ltd Programmable polar and cartesian radio frequency digital to analog converter
US10958284B2 (en) * 2019-07-17 2021-03-23 Mediatek Inc. Time-interleaved digital-to-analog converter with time-domain dynamic element matching and associated method
WO2021084289A1 (en) * 2019-10-30 2021-05-06 Micron Technology, Inc. Method for compensating electrical device variabilities in configurable-output circuit and device
US11496147B2 (en) * 2020-09-24 2022-11-08 Apple Inc. Fractal digital to analog converter systems and methods
US11502706B2 (en) * 2020-10-02 2022-11-15 Qualcomm Incorporated Radio frequency digital-to-analog converter (RFDAC) with dynamic impedance matching for high linearity
US11648400B2 (en) * 2020-10-09 2023-05-16 Medtronic, Inc. Thermometric-R2R combinational DAC architecture to improve stimulation resolution
US11336293B1 (en) 2021-03-23 2022-05-17 Apple Inc. Digital to analog converter local oscillator tracking systems and methods
US11368277B1 (en) 2021-04-21 2022-06-21 Apple Inc. Accurate sign change for radio frequency transmitters
US11742868B1 (en) * 2022-02-22 2023-08-29 Micron Technology, Inc. Time to digital circuitry with error protection scheme
US11870473B1 (en) * 2022-07-22 2024-01-09 Apple Inc. Digital-to-analog converter with hybrid coupler
US12052024B2 (en) 2022-07-22 2024-07-30 Apple Inc. Digital-to-analog converter with hybrid coupler

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227482B2 (en) * 2005-06-15 2007-06-05 Semiconductor Technology Academic Research Center Complex band-pass filter for use in digital radio receiver and complex band-pass Δ-Σ AD modulator using the same
CN101453226A (zh) * 2007-11-30 2009-06-10 松下电器产业株式会社 本振泄漏消除装置及方法
CN101964663A (zh) * 2009-07-22 2011-02-02 联发科技股份有限公司 分段数模转换器
CN102549928A (zh) * 2009-09-30 2012-07-04 熵敏通讯股份有限公司 带通数模转换器的方法和装置
CN102624398A (zh) * 2011-01-31 2012-08-01 剑桥硅无线电通信有限公司 多比特数模转换器和三角积分模数转换器
CN104052479A (zh) * 2013-03-15 2014-09-17 美国亚德诺半导体公司 数模转换器中的时钟信号误差校正

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2260076T3 (es) 2000-12-14 2006-11-01 Sa Car Forni Srl. Banda transportadora por horno a tunel.
DE10136071A1 (de) * 2001-07-25 2003-02-13 Infineon Technologies Ag Verfahren und Vorrichtung zur Kompensation eines Phasenfehlers eines Empfangs- und/oder Sendesystems mit I/Q-Schnittstelle
EP1515444A1 (en) * 2003-09-15 2005-03-16 Koninklijke Philips Electronics N.V. Method for calibrating a multi-bit digital-to-analog converter, multi-bit digital-to-analog converter in which this method is applied and converter provided with such a multi-bit digital-to-analog converter
US7929637B2 (en) * 2004-06-04 2011-04-19 Texas Instruments Incorporated Method and apparatus for digital amplitude and phase modulation
US7460612B2 (en) * 2004-08-12 2008-12-02 Texas Instruments Incorporated Method and apparatus for a fully digital quadrature modulator
CN101490996A (zh) * 2006-07-14 2009-07-22 高通股份有限公司 用于发射多个cdma信道的装置
US7619487B2 (en) * 2007-09-14 2009-11-17 Infineon Technologies Ag Polar modulation without analog filtering
CN101420401B (zh) * 2007-10-23 2011-12-28 中兴通讯股份有限公司 时隙削峰方法及系统
US8233524B2 (en) 2009-03-12 2012-07-31 Freescale Semiconductor, Inc. Radio transmitter IQ imbalance measurement and correction methods and apparatus
US7893856B2 (en) * 2009-04-15 2011-02-22 Telefonaktiebolaget Lm Ericsson (Publ) Digital-to-analog conversion circuit
CN101540618A (zh) * 2009-04-27 2009-09-23 电子科技大学 高线性linc发射机
JP5158034B2 (ja) * 2009-08-12 2013-03-06 富士通株式会社 無線装置及び信号処理方法
CN101795252A (zh) * 2010-01-22 2010-08-04 上海全波通信技术有限公司 直接变频调制方法及其调制装置
US8705657B2 (en) * 2010-11-22 2014-04-22 Mediatek Inc. Digital signal processing circuit for generating output signal according to non-overlapping clock signals and input bit streams and related wireless communication transmitters
US9559879B2 (en) 2011-04-21 2017-01-31 Mediatek Singapore Pte. Ltd. PA cell, PA module, wireless communication unit, RF transmitter architecture and method therefor
CN103748794B (zh) * 2011-05-31 2015-09-16 射频小型装置公司 一种用于测量发射路径的复数增益的方法和设备
US8654000B2 (en) * 2011-09-17 2014-02-18 Iq-Analog, Inc. Time-interleaved analog-to-digital converter for signals in any Nyquist zone
US8804874B2 (en) * 2012-01-20 2014-08-12 Mediatek Inc. Polar transmitter having digital processing block used for adjusting frequency modulating signal for frequency deviation of frequency modulated clock and related method thereof
EP2658116A1 (en) * 2012-04-23 2013-10-30 Alcatel-Lucent Amplifier circuit
US8836559B2 (en) 2012-11-29 2014-09-16 Intel Mobile Communications GmbH Capacitive digital to analog converter

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227482B2 (en) * 2005-06-15 2007-06-05 Semiconductor Technology Academic Research Center Complex band-pass filter for use in digital radio receiver and complex band-pass Δ-Σ AD modulator using the same
CN101453226A (zh) * 2007-11-30 2009-06-10 松下电器产业株式会社 本振泄漏消除装置及方法
CN101964663A (zh) * 2009-07-22 2011-02-02 联发科技股份有限公司 分段数模转换器
CN102549928A (zh) * 2009-09-30 2012-07-04 熵敏通讯股份有限公司 带通数模转换器的方法和装置
CN102624398A (zh) * 2011-01-31 2012-08-01 剑桥硅无线电通信有限公司 多比特数模转换器和三角积分模数转换器
CN104052479A (zh) * 2013-03-15 2014-09-17 美国亚德诺半导体公司 数模转换器中的时钟信号误差校正

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Innovative RFDAC Concepts for Digital Multi-mode Transmitter in Cellular Applications;M.Fulde等;《Ph.D.Research in Microelectronics and Electronics(PRIME),2013 9th Conference on》;20130919;全文
Multibit quadrature sigma-delta modulator with DEM scheme;R.Maurino等;《2004 IEEE International Symposium on Circuits and Systems》;20040903;全文

Also Published As

Publication number Publication date
US20160094235A1 (en) 2016-03-31
TWI590593B (zh) 2017-07-01
CN105471434A (zh) 2016-04-06
TW201631901A (zh) 2016-09-01
CN108390674B (zh) 2021-10-15
CN108390674A (zh) 2018-08-10
DE102014113922B4 (de) 2021-10-14
US9571120B2 (en) 2017-02-14
DE102014113922A1 (de) 2016-03-31

Similar Documents

Publication Publication Date Title
CN105471434B (zh) 数模转换器电路、装置和方法与数模转换方法
CN105471805B (zh) 用于生成基带接收信号的装置和方法
US8908804B2 (en) Phase interpolator
CN101765978B (zh) 基于四路调相的数字集成发射器
Ba et al. A 1.3 nJ/b IEEE 802.11 ah fully-digital polar transmitter for IoT applications
CN108702351A (zh) 用于发射器的信号处理构架
US9077511B2 (en) Phase interpolator
US20230336187A1 (en) Resistor network with adaptive resistance for digital-to-analog converter (dac)
US9647678B2 (en) Method for operating radio frequency digital to analog conversion circuitry in the event of a first and a subsequent second input sample with different signs and an digital to analog conversion circuitry
KR20230101806A (ko) 믹싱 모드 디지털-대-아날로그 변환기(dac)를 위한 미스매치 및 타이밍 보정 기법
US11782475B2 (en) Multi-phase signal generation
CN107005230A (zh) 用于从单端晶体振荡器生成四倍参考时钟的装置和方法
CN106416078B (zh) 可重配置的分频器
WO2020139449A1 (en) Cdac (capacitive dac (digital-to-analog converter)) unit cell for multiphase rfdac (radio frequency dac)
US20240204795A1 (en) Reconfigurable transmit digital-to-analog converter (dac) circuit
US20240106445A1 (en) Symmetrical resistive harmonic rejection mixer (hrm)
Marin et al. Delta-sigma based digital transmitters with low-complexity embedded-FIR digital to RF mixing
CN107565985B (zh) 生成射频信号的射频信号合成器电路及方法
EP3353974A1 (en) An apparatus and a method for generating a radio frequency signal
EP3363117B1 (en) Quadrature digital power amplifier
CN106664672A (zh) 多iq路径同步
Hameed Design of a wide bandwidth phase modulator and modeling of polar transmitters with split-band envelope modulation
CN107925643A (zh) 产生射频信号的装置和方法、调制器、调制器的控制器、以及控制调制器的方法
Bousseaud et al. A digital up-sampling technique for a heterodyne digital centric transmitter
CN102137516A (zh) Gsm/edge/td-scdma多模式发射机

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200409

Address after: California, USA

Patentee after: Apple Inc.

Address before: California, USA

Patentee before: INTEL Corp.

Effective date of registration: 20200409

Address after: California, USA

Patentee after: INTEL Corp.

Address before: California, USA

Patentee before: INTEL IP Corp.

TR01 Transfer of patent right