CN105471244A - 缓冲器电路 - Google Patents

Abstract

缓冲器电路包括电流变化抑制器、电压变化抑制器、取回电路和放电电路。电流变化抑制器连接在桥式电路和电源之间，并且减小控制所述桥式电路中的开关时的电流变化。电压变化抑制器与所述开关并联，并且减小控制所述开关时的电压变化。取回电路将在控制所述开关时存储在所述电流变化抑制器中的能量，传送到所述电压变化抑制器。放电电路将在控制所述开关时存储在所述电压变化抑制器中的能量，在控制所述半导体开关时放电到所述桥式电路的AC侧。

Description

缓冲器电路

技术领域

这里描述的一个或多个实施例涉及缓冲器电路。

背景技术

已经开发了多种半导体桥式电路。一种类型的半导体桥式电路使用缓冲器电路进行软开关操作。缓冲器电路试图防止半导体开关元件被输入电压或电流的突然增大破坏。

发明内容

根据一个或多个实施例，缓冲器电路包括：连接在半导体桥式电路和DC电源之间的电流变化抑制器，电流变化抑制器用于减小在控制半导体桥式电路中的半导体开关时的电流变化；与半导体开关并联的电压变化抑制器，电压变化抑制器用于减小在控制半导体开关时的电压变化；取回电路，用于将在控制半导体开关时存储在电流变化抑制器中的能量，在控制半导体开关时的预定时间传送到电压变化抑制器；以及放电电路，用于将在控制半导体开关时存储在电压变化抑制器中的能量，在控制半导体开关时放电到半导体桥式电路的AC侧。

电流变化抑制器可以减小在导通半导体桥式电路中的半导体开关中的一个或多个时的电流变化；电压变化抑制器可以减小在关断一个或多个半导体开关时的电压变化；取回电路可以将在导通一个或多个半导体开关时存储在电流变化抑制器中的能量，在关断一个或多个半导体开关时的预定时间内传送到电压变化抑制器；以及放电电路可以将在关断一个或多个半导体开关时存储在电压变化抑制器中的能量，放电到在导通半导体开关时的半导体桥式电路的AC侧。

半导体开关可以包括连接到输出端子的第一和第二开关。电流变化抑制器可以包括连接在DC电源的正电极和半导体桥式电路的正电极之间的第一电抗器；电压变化抑制器可以包括第一电容器、第二电容器和第三电容器，第一电容器具有连接到半导体桥式电路的正电极的第一端，第二电容器具有连接到半导体桥式电路的负电极的第一端，并且第三电容器具有连接到半导体桥式电路的AC输出端子的第一端；取回电路可以包括第一和第二二极管以及串联连接的二极管电路，第一和第二二极管连接在第一电容器的第二端和第二电容器的第二端之间，并且在串联连接的二极管电路中，第三电容器的第二端连接到第一二极管和第二二极管串联连接的点；以及放电电路可以包括第一LD串联电路和第二LD串联电路，第一LD串联电路包括连接在第一点和半导体桥式电路的负电极之间的第三二极管和第三电抗器，第一电容器和串联连接的二极管电路在第一点连接，第二LD串联电路包括连接在第二点和半导体桥式电路的正电极之间的第四二极管和第四电抗器，第二电容器和串联连接的二极管电路在第二点连接。

第三电抗器和第四电抗器可以由具有两个线圈的一个铁芯构成。第一电抗器和第二电抗器可以是跨在DC电源和缓冲器电路之间的配电线存在的电感部件。

电流变化抑制器可以包括第一电抗器和第二电抗器，第一电抗器连接在DC电源的正电极和半导体桥式电路的正电极之间，并且第二电抗器连接在DC电源的负电极和半导体桥式电路的负电极之间；电压变化抑制器可以包括第一电容器、第二电容器和第三电容器，第一电容器具有连接到半导体桥式电路的正电极的第一端，第二电容器具有连接到半导体桥式电路的负电极的第一端，并且第三电容器具有连接到半导体桥式电路的AC输出端子的第一端；取回电路可以包括第一和第二二极管以及串联连接的二极管电路，第一和第二二极管连接在第一电容器的第二端和第二电容器的第二端之间，并且在串联连接的二极管电路中，第三电容器的第二端连接到第一二极管和第二二极管串联连接的第一点；以及放电电路可以包括第一LD串联电路和第二LD串联电路，第一LD串联电路包括连接在第二点和DC电源的负电极之间的第三二极管和第三电抗器，第一电容器和串联连接的二极管电路在第二点连接，第二LD串联电路包括连接在第三点和DC电源的正电极之间的第四二极管和第四电抗器，第二电容器和串联连接的二极管电路在第三点连接。

根据一个或多个其它实施例，缓冲器电路包括：二极管电路；第一电容器；第二电容器；第三电容器；连接在电源和第一开关之间的第一电抗器；连接在第一节点和第二节点之间的第二电抗器；以及连接在第三节点和第四节点之间的第三电抗器，其中，第一节点在第一电抗器和第一开关之间，第二节点在第二电容器和第三电容器之间，第三节点在电源和第二开关之间，并且第四节点在第一电容器和第三电容器之间，其中，二极管电路连接在第一和第二电容器中的每一个与第三电容器之间，并且其中，第一和第二开关包括在连接到输出端子的桥式电路中。

第一和第二开关可以处于用于减小输出端子处的电压变化的第一配置，并且其中，第三电容器连接到输出端子。第一和第二开关可以处于用于减小输出端子处的电流变化的第二配置，并且其中，第三电容器连接到输出端子。第三电容器可以连接在二极管电路和输出端子之间。第二和第三电抗器可以交叉耦接到二极管电路。第二和第三电容器可以存储在第一电抗器中存储的能量。二极管电路可以与电阻器到第一和第二电容器的连接无关地连接到第一和第二电容器。

附图说明

通过参考附图详细描述示例性实施例，特征将对于本领域技术人员变得明显，在附图中：

图1图示缓冲器电路的实施例；

图2图示缓冲器电路的另一实施例；

图3图示缓冲器电路的另一实施例；

图4图示缓冲器电路的另一实施例；

图5图示另一类型的缓冲器电路；以及

图6图示另一类型的缓冲器电路。

具体实施方式

下面，参考附图更全面地描述示例实施例；然而，它们可以以不同的形式实施，并且不应当被解释为局限于这里叙述的实施例。相反，提供这些实施例，使得本公开详尽并且完整，并且向本领域技术人员全面地传达示例性实现。可以将实施例组合，以形成附加实施例。

还将理解，当将层或者元件称为在另一个层或者基片“上”时，其可以直接在另一个层或基片上，或者还可能存在插入层。此外，将理解，当将层称为在另一个层“下”时，其可以直接在下方，并且还可能存在一个或多个插入层。另外，还将理解，当将层称为在两个层“之间”时，其可以是在两个层之间的唯一的层，或者还可能存在一个或多个插入层。在全文中，同样的附图标记指示同样的元件。

图1图书并联连接在电源电路1和半导体桥式电路4之间的缓冲器电路2的实施例。缓冲器电路2防止半导体桥式电路4的电压或电流突然增大，由此允许实现半导体桥式电路4的软开关操作。

电源电路1包括DC电源11，其例如可以是电池或电容器。电容器(condenser)可以是电容(capacitor)。

半导体桥式电路4包括串联连接的半导体开关4a和4b以及AC输出端4c。AC输出端4c连接在串联连接半导体开关4a和4b的点处，并且输出端子4c可以连接到负载，例如诸如电机或电路的感性负载。半导体开关4a和4b在ON(导通)和OFF(关断)状态之间切换，以从DC电源11向连接到AC输出端子4c的负载提供电力。

在导通时，半导体桥式电路4经由缓冲器电路2的电抗器21a进行零电流开关(ZCS)操作。在关断时，半导体桥式电路4经由缓冲器电路2的电容器26进行零电压开关(ZVS)操作。

半导体开关4a包括与二极管41a并联连接的开关元件42a。开关元件42a例如可以是双极晶体管、金属氧化物半导体场效应晶体管(MOSFET)或者绝缘栅双极晶体管(IGBT)。半导体开关4b包括与二极管41b并联连接的开关元件42b。开关元件42b例如可以是双极晶体管、MOSFET或者IGBT。半导体桥式电路4具有连接到二极管41a的阴极的正电极端子4d和连接到二极管41b的阳极的负端子4e。

缓冲器电路2包括电抗器21a、电容器22a、电容器22b、串联连接的二极管电路23、电容器26、LD串联电路10和LD串联电路20。电容器可以是电容。

电抗器21a连接在DC电源11的正电极端子1a和半导体桥式电路4的正电极端子4d之间。例如，电抗器21a的一端连接到DC电源的正电极端子1a，并且另一端连接到正电极端子4d。这里公开的电抗器可以是电感。

电容器22a连接到半导体桥式电路4的正电极端子4d和电抗器21a的另一端。电容器22a的另一端连接到串联连接的二极管电路23的一端。

电容器22b的一端连接到半导体桥式电路4的负端子4e。电容器22b的另一端连接到串联连接的二极管电路23的另一端。

串联连接的二极管电路23包括与二极管23b串联连接的二极管23a。二极管23a的阴极连接到二极管23b的阳极。二极管23a的阳极连接到电容器22a的另一端。二极管23b的阴极连接到电容器22b的另一端。

电容器26连接在二极管23a和23b串联连接的点与半导体桥式电路4的AC输出端子4c之间。电容器26通过放出存储在其中的电荷，抑制AC输出端子4c的输出电压的快速电压变化(dv/dt)。

LD串联电路10包括二极管24a和电抗器25a。二极管24a与电抗器25a串联连接。二极管24a的阳极连接到二极管23b的阴极。二极管24a的阴极连接到电抗器25a的一端。电抗器25a的另一端连接到电抗器21a的另一端。当存储在电容器22b中的电荷经由LD串联电路10再生到AC输出端子4c时，电抗器25a抑制再生电荷时的快速电流变化(di/dt)。

LD串联电路20包括与电抗器25b串联连接的二极管24b。二极管24b的阴极连接到二极管23a的阳极。二极管24b的阳极连接到电抗器25b的一端。电抗器25b的另一端连接到负端子4e。当存储在电容器22a中的电荷经由LD串联电路20再生到AC输出端子4c时，电抗器25b抑制再生电荷时的快速电流变化(di/dt)。

现在，将描述在半导体开关4a已经处于ON状态并且半导体开关4b已经处于OFF状态之后关断半导体开关4a的操作。

当半导体开关4a处于ON状态并且半导体开关4b处于OFF状态时，来自DC电源11的电流(例如输出电流)从DC电源11沿着包括DC电源11的正电极端子1a、电抗器21a和半导体开关4a的第一路径流动，并且通过AC输出端子4c输出。流过AC输出端子4c的输出电流输出到负载。

由于输出电流流过电抗器21a，因此能量存储在电抗器21a中。此外，由于半导体开关4a处于ON状态，因此电力充电到电容器26。

在半导体开关4a处于ON状态并且半导体开关4b处于OFF状态之后，半导体开关4a可以关断。在关断过渡时段期间，输出电流从DC电源11切换到第二路径。第二路径包括DC电源的正电极端子1a、电抗器21a、电容器22a、二极管23a、电容器26和AC输出端子4c。相应地，存储在电抗器21a中的能量存储在电容器22a和电容器22b中。该能量增大电容器22a和22b的电压。

当半导体开关4a关断时，AC输出端子4c的电压减小。在这种情况下，存储在电容器26中的电力放电。相应地，在AC输出端子4c的电势的电压变化(dv/dt)通过电容器26的放电而被减小或者抑制的同时，电势从半导体桥式电路4的正电极的电势降低到其负电极的电势。换句话说，当半导体开关4a关断时，并且随着电容器26放电，可以通过ZVS实现用于减小或者抑制AC输出端子4c的电势的快速电压变化(dv/dt)的软开关。

另外，直到AC输出端子4c的电势从半导体桥式电路4的正电极的电势跌落到其负电极的电势之前，从电容器26流到AC输出端子4c的电流切换到二极管23b、电容器22b、半导体开关4b和AC输出端子4c。

然后，输出电流从DC电源11沿着包括DC电源的负端子1b、半导体开关4b和AC输出端子4c的第三路径流动，并且完成与关断半导体开关4a相关联的开关操作。

现在，将描述在半导体开关4a和4b已经处于OFF状态之后用于导通半导体开关4a的操作。

当半导体开关4a在处于OFF状态之后再次导通时，来自AC输出端子4c的输出电流不仅从DC电源11流过DC电源的负端子1b、半导体开关4b和AC输出端子4c，而且流过下面要描述的三个路径。

三个路径中的第一路径包括电抗器25b、二极管24b、电容器22a和半导体开关4a。第一路径是用于在关断半导体开关4a时将存储在电容器22a中的能量再生到AC输出端子4c的路径。

三个路径中的第二路径包括电容器22b、二极管24a、电抗器25a和半导体开关4a。第二路径是用于在关断半导体开关4a时将存储在电容器22b中的能量再生到AC输出端子4c的路径。

三个路径中的第三路径包括DC电源11、DC电源的正电极端子1a、电抗器21a和半导体开关4a。

当半导体开关4a导通时，电流流过电抗器21a、25a和25b中的任意一个。结果是，当半导体开关4a导通时，快速电流变化(di/dt)被减小或者抑制，并且电流逐渐增大。另一方面，流过半导体开关4b的输出电流减小。在半导体开关4b没有流过其的电流，然后处于OFF状态之后，电容器26由流过半导体开关4a的电流充电。

相应地，例如从半导体桥式电路4的负电极的电势到正电极的电势的AC输出端子4c的快速电压变化(dv/dt)被减小或者抑制，因此电压逐渐增大。因此，当半导体开关4a导通时，可以通过ZCS实现用于抑制当导通半导体开关4a时的电流的快速电流变化(di/dt)的软开关。

最后，所有输出电流流过包括DC电源11、电抗器21a、半导体开关4a和AC输出端子4c的路径，并且完成与导通半导体开关4a的操作相关联的开关操作。

存储在电容器22a和电容器22b中并且增大先前的关断操作中的电容器的电压的电抗器21a的开关能量，根据当前的导通操作中的输出电流输出到输出侧。结果是，在输出侧再生电抗器21a的开关能量，而不在缓冲器电路2中引起电能损失。

另外，在与导通半导体开关4a相关联的半导体开关4b的二极管41b的反向再生操作中，由于实现了对电流变化(di/dt)的抑制和对电压变化(dv/dt)的抑制，因此可以实现软开关。另一方面，在输出电流沿相反方向流动的导通和关断半导体开关4b的操作中，通过电路的对称性可以实现相同的效果。

如上所述，本实施例的缓冲器电路2包括在半导体桥式电路4和DC电源11之间、作为电流变化(di/dt)抑制器的电抗器21a。另外，缓冲器电路2包括与半导体开关并联连接的、作为快速电压变化(dv/dt)抑制器的电容器22a、22b和26。

相应地，在关断半导体桥式电路4时，存储在电流变化(di/dt)抑制器中的能量可以在预定时间取回到快速电压变化(dv/dt)抑制器。另外，在导通半导体桥式电路4时，存储在快速电压变化(dv/dt)抑制器中的能量可以放电到半导体桥式电路4的AC侧，而不使用电阻元件或者半导体元件(开关)。

相应地，可以防止电能损失，并且可以减少部件的数量，由此有助于减小尺寸、更低的价格和低损耗的趋势。另外，由于软开关操作减小从缓冲器电路2发出的EMI噪声，因此可以容易地进行EMI对策。

图2图示另外包括电抗器21b的根据第二实施例的缓冲器电路2A。此外，缓冲器电路2A具有电抗器25a和电抗器25b分别连接到DC电源11的正电极端子1a和负端子1b的配置。

缓冲器电路2A并联连接在DC电源11和半导体桥式电路4之间。缓冲器电路2A防止半导体桥式电路4的电压和/或电流突然增大，由此实现半导体桥式电路4的软开关操作。

参考图2，缓冲器电路2A包括电抗器21a、电抗器21b、电容器22a、电容器22b、串联连接的二极管电路23、电容器26、LD串联电路10和LD串联电路20。电抗器21a连接在DC电源11的正电极端子1a和半导体桥式电路4的正电极端子4d之间。另外，电抗器21a连接在电容器22a的一端和LD串联电路10之间。

电抗器21b连接在DC电源11的负端子1b和半导体桥式电路4的负端子4e之间。例如，电抗器21b的一端连接到LD串联电路20，并且电抗器21b的另一端连接到电容器22b的一端。

LD串联电路10包括与电抗器25a串联连接的二极管24a。二极管24a的阳极连接到二极管23b的阴极，并且二极管24a的阴极连接到电抗器25a的一端。电抗器25a的另一端连接到电抗器21a的一端。

LD串联电路20包括与电抗器25b串联连接的二极管24b。二极管24b的阴极连接到二极管23a的阳极，并且二极管24b的阳极连接到电抗器25b的一端。电抗器25b的另一端连接到电抗器21b的一端。

现在，将描述在半导体开关4a处于ON状态并且半导体开关4b处于OFF状态时用于关断半导体开关4a的缓冲器电路2A的操作。

当半导体开关4a处于ON状态并且半导体开关4b处于OFF状态时，来自DC电源11的输出电流流过包括DC电源的正电极端子1a、电抗器21a、半导体开关4a和AC输出端子4c的路径。输出电流通过AC输出端子4c并且提供给负载。由于输出电流流过电抗器21a，因此能量存储在电抗器21a中。另外，由于半导体开关4a处于ON状态，因此电力对电容器26充电。

在半导体开关4a已经处于ON状态并且半导体开关4b已经处于OFF状态之后，半导体开关4a关断。在关断过渡时段期间，输出电流切换到包括DC电源11、DC电源的正电极端子1a、电抗器21a、电容器22a、二极管23a、电容器26和AC输出端子4c的路径。相应地，存储在电抗器21a中的能量存储在电容器22a和22b中。存储的能量增大电容器22a和22b的电压。

当半导体开关4a关断时，AC输出端子4c的电压减小。结果是，存储在电容器26中的电力放电。相应地，快速电压变化(dv/dt)通过电容器26的放电被抑制。因此，AC输出端子4c的电势从半导体桥式电路4的正电极的电势降低到其负电极的电势。例如，当半导体开关4a关断时，并且随着电容器26放电，可以通过ZVS实现用于抑制AC输出端子4c的电势的快速电压变化(dv/dt)的软开关。

另外，直到AC输出端子4c的电势从半导体桥式电路4的正电极的电势跌落到其负电极的电势，从电容器26到AC输出端子4c的输出电流切换到包括二极管23b、电容器22b、半导体开关4b和AC输出端子4c的路径。

然后，来自DC电源11的输出电流流过包括DC电源的负端子1b、电抗器21b以及半导体开关4b和AC输出端子4c的路径，并且完成与关断半导体开关4a的操作相关联的开关操作。

接下来，将描述在半导体开关4a和半导体开关4b处于OFF状态之后用于导通半导体开关4a的本实施例的缓冲器电路2A的操作。

在半导体开关4a和4b已经处于OFF状态之后，导通半导体开关4a。结果是，输出电流不仅流过前面描述的DC电源11、DC电源的负端子1b、电抗器21b、半导体开关4b和AC输出端子4c的路径，而且流过下面要描述的三个路径。

第一路径包括电抗器25b、二极管24b、电容器22a和半导体开关4a。提供第一路径，用于在关断半导体开关4a时将存储在电容器22a中的能量再生到AC输出端子4c。

第二路径包括电容器22b、二极管24a、电抗器25a和半导体开关4a。提供第二路径，用于在关断半导体开关4a时将存储在电容器22b中的能量再生到AC输出端子4c。

第三路径包括DC电源11、DC电源的正电极端子1a、电抗器21a和半导体开关4a。

当半导体开关4a导通时，电流流过电抗器21a、电抗器21b、电抗器25a和电抗器25b中的任意一个。相应地，当半导体开关4a导通时，电流增大，但是快速电流变化(di/dt)被抑制。另一方面，流过半导体开关4b的输出电流逐渐减小。

在半导体开关4b没有流过其的电流，然后处于OFF状态之后，电容器26由流过半导体开关4a的电流充电。相应地，AC输出端子4c的电势的快速电压变化(dv/dt)被从半导体桥式电路4的负电极的电势抑制为正电极的电势，并且逐渐增大。因此，当半导体开关4a导通时，可以通过ZCS实现用于抑制导通电流的电流变化(di/dt)的软开关。

然后，所有输出电流从DC电源11流过包括电抗器21a、半导体开关4a和AC输出端子4c的路径，并且完成与关断半导体开关4a的操作相关联的开关操作。

这样，存储在电容器22a和电容器22b中的、增大先前的关断操作中的电容器的电压的电抗器21的开关能量，根据当前的导通操作中的输出电流输出到输出侧。因此，在输出侧再生电抗器21的当前能量，而不引起缓冲器电路2A的损失。

另外，在与导通半导体开关4a相关联的半导体开关4b的二极管41b的反向再生操作中，实现对电流变化(di/dt)的抑制和对电压变化(dv/dt)的抑制，因此可以进行软开关。另一方面，在输出电流沿相反方向流动的导通和关断半导体开关4b的操作中，通过电路的对称性可以实现相同的效果。

如上所述，本实施例的缓冲器电路2A包括在半导体桥式电路4和DC电源11之间、操作为电流变化(di/dt)抑制器的电抗器21a和21b。另外，缓冲器电路2A包括操作为快速电压变化(dv/dt)抑制器的电容器22a、22b和26与半导体开关并联连接。

图3图示缓冲器电路2B的另一实施例，其中电抗器25a和电抗器25b由包括两个线圈(电抗器27a和27b)的一个电抗器27代替。缓冲器电路2B并联连接在DC电源11和半导体桥式电路4之间。缓冲器电路2B防止半导体桥式电路4的电压和/或电流突然增大，由此实现半导体桥式电路4的软开关操作。

参考图3，缓冲器电路2B包括电抗器21a、电容器22a、电容器22b、串联连接的二极管电路23、电容器26、电抗器27、二极管24a和二极管24b。电抗器27包括电抗器27a和电抗器27b。电抗器27是共享电抗器27a和电抗器27b的铁芯的电抗器。

二极管24a与电抗器25a串联连接。二极管24a的阳极连接到二极管23b的阴极。二极管24a的阴极连接到电抗器27a的一端。电抗器27a的另一端连接到电抗器21a的另一端。电抗器27a将存储在电容器22b中的电荷经由二极管24a和电抗器27a再生到AC输出端子4c，所以在再生电荷时，快速电流变化(di/dt)可以被抑制。

二极管24b与电抗器27b串联连接。二极管24b的阴极连接到二极管23a的阳极。二极管24b的阳极连接到电抗器27b的一端。电抗器27b的另一端连接到负端子4e。当将存储在电容器22a中的电荷经由二极管24b和电抗器27b再生到AC输出端子4c时，电抗器27b抑制快速电流变化(di/dt)。本实施例的缓冲器电路2B的操作可以与先前的实施例相同。

在本实施例的缓冲器电路2B中，作为在半导体桥式电路4和DC电源11之间的电流变化(di/dt)抑制器包括电抗器21a。另外，作为与半导体开关并联的快速电压变化(dv/dt)抑制器包括电容器22a、22b和26。相应地，可以实现与先前的实施例相同或者类似的效果。

另外，本实施例的缓冲器电路2B具有与先前的实施例不同的配置，其中电抗器25a和电抗器25b由包括两个线圈(电抗器27a和27b)的一个电抗器27代替。相应地，缓冲器电路2B可以更小并且更便宜地制作。

图4图示缓冲器电路2C的另一实施例，其中省略了先前的实施例的电抗器21a。缓冲器电路2C可以使用存在于配电线上的杂散电感部件28a和28b作为部件。为了调整杂散电感部件28a和28b，可以将半导体桥式电路4和缓冲器电路2C布置为彼此靠近。另外，缓冲器电路2C和DC电源11可以布线为彼此进一步远离。

参考图4，缓冲器电路2C包括杂散电感部件28a、杂散电感部件28b、电容器22a、电容器22b、串联连接的二极管电路23、电容器26、LD串联电路10和LD串联电路20。杂散电感部件28a连接在DC电源11的正电极端子1a和半导体桥式电路4的正电极端子4d之间。例如，杂散电感部件28a的一端连接到DC电源11的正电极端子1a。杂散电感部件28a的另一端连接到正电极端子4d。

杂散电感部件28b连接在DC电源11的负端子1b和半导体桥式电路4的负端子4e之间。例如，杂散电感部件28b的一端连接到DC电源11的负端子1b。杂散电感部件28b的另一端连接到负端子4e。电容器22a的一端连接到半导体桥式电路4的正电极端子4d和杂散电感部件28a的另一端。电容器22a的另一端连接到串联连接的二极管电路23的一端。

电容器22b的一端连接到半导体桥式电路4的负端子4e和杂散电感部件28b的另一端。电容器22b的另一端连接到串联连接的二极管电路23的另一端。电抗器25a的另一端连接到杂散电感部件28a的另一端。电抗器25b的另一端连接到杂散电感部件28b的另一端。本实施例的缓冲器电路2C的操作可以与一个或多个先前的实施例相同。

如上所述，在本实施例的缓冲器电路2C中，作为部件使用作为电流变化(di/dt)抑制器存在的杂散电感部件28a和28b。另外，作为与半导体开关并联的快速电压变化(dv/dt)抑制器包括电容器22a、22b和26。相应地，可以实现与先前的实施例相同或者类似的效果。

作为总结和回顾，已经开发了多种半导体桥式电路。一种类型的半导体桥式电路使用缓冲器电路进行软开关操作。缓冲器电路试图防止半导体开关元件由输入电压或电流中的突然增大破坏。

在图5中，一种类型的缓冲器电路包括电抗器3a和3b、电容器14a和14b、电容器6、二极管7a和7b以及斩波器电路18a和18b。半导体桥式电路200包括栅极关断(GTO)晶闸管100a和100b以及二极管200a和200b。当GTO晶闸管100a和100b导通时，电抗器3a和3b抑制半导体桥式电路200的输出端子C的快速电流变化(di/dt)。相应地，半导体桥式电路200进行零电流开关(ZCS)操作。

另外，当GTO晶闸管100a或100b关断时，电容器14a、14b和6抑制半导体桥式电路200的输出端子C的快速电压变化(dv/dt)。相应地，半导体桥式电路200进行零电压开关(ZVS)操作。

在进行ZCS和ZVS操作的同时，存储在电容器14a和14b中的能量经由包括辅助开关15a和15b的斩波器电路18a和18b再生到DC电源12a和12b。

在图6中，另一种类型的缓冲器电路包括电抗器210a和210b、电容器240a和240b、电容器30、二极管230a和230b以及电阻器220。半导体桥式电路40包括绝缘栅双极晶体管(IGBT)410a和410b以及二极管420a和420b。当IGBT410a或410b导通时，电抗器210a和210b抑制半导体桥式电路40的AC输出端子40e的快速电流变化(di/dt)。相应地，半导体桥式电路40进行ZVS操作。

另外，当IGBT410a或410b关断时，电容器240a、240b和30抑制半导体桥式电路40的AC输出端子40e的快速电压变化(dv/dt)。相应地，半导体桥式电路40进行ZVS操作。

在进行一系列ZCS和ZVS操作的同时，存储在电容器240a和240b中的能量经由电阻器220再生到DC电源110。

然而，图5和6中的缓冲器电路要求通过外部控制命令控制的辅助开关，以便将存储在缓冲器电路的电容器中的能量再生到DC电源。相应地，图5和6中的缓冲器电路的电路和系统配置复杂并且实现昂贵。另外，图6中的缓冲器电路使用电阻器将存储在缓冲器电路的电容器中的能量再生到DC电源。电阻器可能产生损耗。

根据一个或多个实施例，缓冲器电路减少或者最小化损耗，并且具有可以便宜实现的简单配置。

这里已经公开了示例实施例，虽然采用了具体的术语，但是它们仅在一般的和描述性的意义上被使用并且要被解释，而不用于限制的目的。在一些实例中，如对于像提交本申请的本领域技术人员显而易见的那样，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其它实施例描述的特征、特性和/或元件组合使用，除非另外指出。相应地，本领域技术人员将理解，可以进行形式和细节的各种改变，而不脱离如在权利要求中阐述的本发明的精神和范围。

Claims (14)

1.一种缓冲器电路，包括：

电流变化抑制器，连接在半导体桥式电路和DC电源之间，所述电流变化抑制器用于减小在控制所述半导体桥式电路中的半导体开关时的电流变化；

电压变化抑制器，与所述半导体开关并联，所述电压变化抑制器用于减小在控制所述半导体开关时的电压变化；

取回电路，用于将在控制所述半导体开关时存储在所述电流变化抑制器中的能量，在控制所述半导体开关时的预定时间传送到所述电压变化抑制器；以及

放电电路，用于将在控制所述半导体开关时存储在所述电压变化抑制器中的能量，在控制所述半导体开关时放电到所述半导体桥式电路的AC侧。

2.根据权利要求1所述的缓冲器电路，其中：

所述电流变化抑制器用于减小在导通所述半导体桥式电路中的所述半导体开关中的一个或多个时的电流变化；

所述电压变化抑制器用于减小在关断所述一个或多个半导体开关时的电压变化；

所述取回电路用于将在导通所述一个或多个半导体开关时存储在所述电流变化抑制器中的能量，在关断所述一个或多个半导体开关时的预定时间传送到所述电压变化抑制器；以及

所述放电电路用于将在关断所述一个或多个半导体开关时存储在所述电压变化抑制器中的能量，在导通所述半导体开关时放电到所述半导体桥式电路的AC侧。

3.根据权利要求2所述的缓冲器电路，其中，所述一个或多个半导体开关包括连接到输出端子的第一和第二开关。

4.根据权利要求1所述的缓冲器电路，其中：

所述电流变化抑制器包括连接在所述DC电源的正电极和所述半导体桥式电路的正电极之间的第一电抗器；

所述电压变化抑制器包括第一电容器、第二电容器和第三电容器，所述第一电容器具有连接到所述半导体桥式电路的正电极的第一端，所述第二电容器具有连接到所述半导体桥式电路的负电极的第一端，并且所述第三电容器具有连接到所述半导体桥式电路的AC输出端子的第一端；

所述取回电路包括第一和第二二极管以及串联连接的二极管电路，所述第一和第二二极管连接在所述第一电容器的第二端和所述第二电容器的第二端之间，并且在所述串联连接的二极管电路中，所述第三电容器的第二端连接到第一二极管和第二二极管串联连接的点；以及

所述放电电路包括第一LD串联电路和第二LD串联电路，所述第一LD串联电路包括连接在第一点和所述半导体桥式电路的负电极之间的第三二极管和第三电抗器，所述第一电容器和所述串联连接的二极管电路在所述第一点连接，所述第二LD串联电路包括连接在第二点和所述半导体桥式电路的正电极之间的第四二极管和第四电抗器，所述第二电容器和所述串联连接的二极管电路在所述第二点连接。

5.根据权利要求4所述的缓冲器电路，其中，所述第三电抗器和所述第四电抗器由具有两个线圈的一个铁芯构成。

6.根据权利要求4所述的缓冲器电路，其中，所述第一电抗器和所述第二电抗器是跨所述DC电源和所述缓冲器电路之间的配电线存在的电感部件。

7.根据权利要求1所述的缓冲器电路，其中：

所述电流变化抑制器包括第一电抗器和第二电抗器，所述第一电抗器连接在所述DC电源的正电极和所述半导体桥式电路的正电极之间，并且所述第二电抗器连接在所述DC电源的负电极和所述半导体桥式电路的负电极之间；

所述电压变化抑制器包括第一电容器、第二电容器和第三电容器，所述第一电容器具有连接到所述半导体桥式电路的正电极的第一端，所述第二电容器具有连接到所述半导体桥式电路的负电极的第一端，并且所述第三电容器具有连接到所述半导体桥式电路的AC输出端子的第一端；

所述取回电路包括第一和第二二极管以及串联连接的二极管电路，所述第一和第二二极管连接在所述第一电容器的第二端和所述第二电容器的第二端之间，并且在所述串联连接的二极管电路中，所述第三电容器的第二端连接到第一二极管和第二二极管串联连接的第一点；以及

所述放电电路包括第一LD串联电路和第二LD串联电路，所述第一LD串联电路包括连接在第二点和所述DC电源的负电极之间的第三二极管和第三电抗器，所述第一电容器和所述串联连接的二极管电路在所述第二点连接，所述第二LD串联电路包括连接在第三点和所述DC电源的正电极之间的第四二极管和第四电抗器，所述第二电容器和所述串联连接的二极管电路在所述第三点连接。

8.一种缓冲器电路，包括：

二极管电路；

第一电容器；

第二电容器；

第三电容器；

连接在电源和第一开关之间的第一电抗器；

连接在第一节点和第二节点之间的第二电抗器；以及

连接在第三节点和第四节点之间的第三电抗器，

其中，所述第一节点在所述第一电抗器和所述第一开关之间，所述第二节点在所述第二电容器和所述第三电容器之间，所述第三节点在所述电源和第二开关之间，并且所述第四节点在所述第一电容器和所述第三电容器之间，其中，所述二极管电路连接在所述第一和第二电容器中的每一个与所述第三电容器之间，并且其中，所述第一和第二开关包括在连接到输出端子的桥式电路中。

9.根据权利要求8所述的缓冲器电路，其中，所述第一和第二开关处于用于减小所述输出端子处的电压变化的第一配置中，并且其中，所述第三电容器连接到所述输出端子。

10.根据权利要求8所述的缓冲器电路，其中，所述第一和第二开关处于用于减小所述输出端子处的电流变化的第二配置中，并且其中，所述第三电容器连接到所述输出端子。

11.根据权利要求8所述的缓冲器电路，其中，所述第三电容器连接在所述二极管电路和所述输出端子之间。

12.根据权利要求8所述的缓冲器电路，其中，所述第二和第三电抗器交叉耦接到所述二极管电路。

13.根据权利要求8所述的缓冲器电路，其中，所述第二和第三电容器用于存储在所述第一电抗器中存储的能量。

14.根据权利要求8所述的缓冲器电路，其中，所述二极管电路与电阻器到所述第一和第二电容器的连接无关地连接到所述第一和第二电容器。