CN105470251A - 接口单元布局优化的集成电路 - Google Patents
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Abstract
本发明公开一种接口单元布局优化的集成电路，其包括：第一侧边缘；临近该第一侧边缘的第一排单元，其包括多个信号单元，每个信号单元包括信号单元垫片和位于信号单元垫片下方的信号单元电路；与第一排单元平行且相邻的第二排单元，其包括多个电源/地单元，每个电源/地单元包括电源/地单元垫片和位于电源/地单元垫片下方的电源/地单元电路；第一排单元较第二排单元更靠近所述第一侧边缘。这样可以缩短所述信号单元的键合线的长度，从而降低了键合线的寄生电阻和电容，提高了信号质量。
Description
【技术领域】
本发明涉及一种电路设计领域，尤其涉及接口单元布局优化的集成电路。
【背景技术】
现有DDR(DoubleDataRate)2/DDR3/LPDDR2/LPDDR3/DDR4/LPDDR4等芯片(或称集成电路、晶片)的信号单元及电源/地单元的数量较多，因而在版图摆放时有时把信号单元和电源/地单元分别放在两排来减小横排的长度。
如图1所示的，其示意出了一个晶片110的信号单元及电源/地单元的排布示意图。本文中的信号单元和电源/地单元是所述晶片110与外界沟通的接口。所述晶片110包括有多个信号单元111和多个电源/地(P/G)单元112。其中所述信号单元111排成第一排，所述电源/地单元112排成第二排。所述第一排较第二排更远离所述晶片110的侧边缘114。所述信号单元111通过键合线130与引线框架120上的对应引脚相连，所述P/G单元112通过键合线140与引线框架120上的对应引脚相连。
很显然，所述信号单元111需要的键合线140需要跨过第二排才能被连接到所述引线框架120上，其长度被加长了，这样导致键合线140的寄生电阻和电感加大，影响信号质量。
因为，有必要提出一种改进的方案来克服上述问题。
【发明内容】
本发明的目的之一在于提供一种集成电路，其可以使得信号单元的键合线尽可能的短，从而减小封装的寄生电感电阻等，提高信号质量。
为实现上述目的，根据本发明的一个方面，本发明提供一种集成电路，其包括：第一侧边缘；临近该第一侧边缘的第一排单元，其包括多个信号单元，每个信号单元包括信号单元垫片和位于信号单元垫片下方的信号单元电路；与第一排单元平行且相邻的第二排单元，其包括多个电源/地单元，每个电源/地单元包括电源/地单元垫片和位于电源/地单元垫片下方的电源/地单元电路；第一排单元较第二排单元更靠近所述第一侧边缘。
进一步的，每个信号单元的信号单元垫片通过第一键合线与引线框架上的相应引脚键合，每个电源/地单元的电源/地单元垫片通过第二键合线与引线框架上的相应引脚键合，该第二键合线跨越过第一排单元且其长度长于第一键合线。
进一步的，第一排单元中的多个信号单元分别与第二排单元中对应的电源/地单元相邻，所述电源/地单元的电源/地单元电路包括有一个或多个缓冲链路，所述缓冲链路的一端与所述集成电路的内部电路相连，另一端与该电源/地单元相邻的信号单元的信号单元电路相连。
现有技术相比，在本发明中，由多个信号单元形成的第一排单元较由多个电源/地单元形成的第二排单元更靠近所述晶片的第一侧边缘，这样可以缩短所述信号单元的键合线的长度，从而降低了键合线的寄生电阻和电容，提高了信号质量。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有技术中的晶片的信号单元和电源/地单元的排布示意图；
图2为本发明中的晶片的信号单元和电源/地单元的排布示意图；
图3为本发明中的电源/地单元的内部电路示意图。
【具体实施方式】
本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本发明的目的，由于熟知的方法和程序已经容易理解，因此它们并未被详细描述。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。所属领域内的普通技术人员所熟知的是，本发明中的相连、连接或相接等表示直接或间接电性连接。
如图2所示的，本发明中的晶片210(或称集成电路和芯片)包括多个信号单元211、多个电源/地(P/G)单元212和第一侧边缘214。
多个信号单元211排成一排形成临近第一侧边缘214的第一排单元。多个电源/地单元212排成一排形成与第一排单元平行且相邻的第二排单元。第一排单元较第二排单元更靠近所述第一侧边缘214。
每个信号单元211包括信号单元垫片和位于信号单元垫片下方的信号单元电路。每个电源/地单元212包括电源/地单元垫片和位于电源/地单元垫片下方的电源/地单元电路。每个信号单元211的信号单元垫片(PAD)通过第一键合线230与引线框架220上的相应引脚键合，每个电源/地单元212的电源/地单元垫片(PAD)通过第二键合线240与引线框架220上的相应引脚键合，该第二键合线240跨越过第一排单元且其长度长于第一键合线230。
这样的排布，可以缩短连接所述信号单元211的键合线230的长度，从而降低了键合线230的寄生电阻和电容，提高了信号质量。虽然连接所述电源/地单元212的键合线240的长度被加长了，但是由于其上不需要传输信号，因此影响不大。
如图2所示，第一排单元中的多个信号单元211分别与第二排单元中对应的电源/地单元212相邻。
图3为本发明中的电源/地单元的内部电路示意图。如图3所示的，所述电源/地单元212的电源/地单元电路包括有一个或多个缓冲链路2121，所述缓冲链路2121的一端与所述晶片的内部电路相连，另一端与该电源/地单元212相邻的信号单元211的信号单元电路相连。
这样解决了信号单元211与晶片的内部电路的通讯连线的问题。因为晶片的内部电路通常为低电压下工作的低压器件，缓冲链路也同样由低电压工作的低压器件构成，其可以把晶片内部的信号送到位于外侧的信号单元，也可以把信号单元的信号送到晶片的内部电路。
本发明中的晶片或集成电路可以为双倍速率同步动态随机存储器(DDR)或其他存在类似问题的芯片。
上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (4)
1.一种集成电路，其包括：
第一侧边缘；
临近该第一侧边缘的第一排单元，其包括多个信号单元，每个信号单元包括信号单元垫片和位于信号单元垫片下方的信号单元电路；
与第一排单元平行且相邻的第二排单元，其包括多个电源/地单元，每个电源/地单元包括电源/地单元垫片和位于电源/地单元垫片下方的电源/地单元电路；
第一排单元较第二排单元更靠近所述第一侧边缘。
2.根据权利要求1所述的集成电路，其特征在于：每个信号单元的信号单元垫片通过第一键合线与引线框架上的相应引脚键合，每个电源/地单元的电源/地单元垫片通过第二键合线与引线框架上的相应引脚键合，该第二键合线跨越过第一排单元且其长度长于第一键合线。
3.根据权利要求1所述的集成电路，其特征在于：第一排单元中的多个信号单元分别与第二排单元中对应的电源/地单元相邻，
所述电源/地单元的电源/地单元电路包括有一个或多个缓冲链路，所述缓冲链路的一端与所述集成电路的内部电路相连，另一端与该电源/地单元相邻的信号单元的信号单元电路相连。
4.根据权利要求1所述的集成电路，其特征在于：其为双倍速率同步动态随机存储器。
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|---|---|---|---|
| CN201510799480.7A CN105470251A (zh) | 2015-11-18 | 2015-11-18 | 接口单元布局优化的集成电路 |
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| CN105470251A true CN105470251A (zh) | 2016-04-06 |
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| CN201510799480.7A Pending CN105470251A (zh) | 2015-11-18 | 2015-11-18 | 接口单元布局优化的集成电路 |
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| CN (1) | CN105470251A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109003949A (zh) * | 2018-08-01 | 2018-12-14 | 灿芯半导体(上海)有限公司 | 一种键合线封装与倒装封装共用的接口 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101383333A (zh) * | 2007-09-05 | 2009-03-11 | 台湾积体电路制造股份有限公司 | 半导体封装 |
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2015
- 2015-11-18 CN CN201510799480.7A patent/CN105470251A/zh active Pending
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| PB01 | Publication | ||
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Application publication date: 20160406 |
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| WD01 | Invention patent application deemed withdrawn after publication |