CN105448850A - 一种功率器件的高耐压封装子模组 - Google Patents

Abstract

本发明公开了一种功率器件的高耐压封装子模组，所述封装子模组包括构件和框架；所述构件包括从上至下设置的上钼片、硅芯片、下钼片和银片；所述框架包括内框架和外框架；所述外框架为内侧设有凸台的筒状耐压框。本发明通过增加芯片的筒状耐压框的方式，使芯片发射极和集电极之间的爬电距离大大增加，模组的耐压能力得到了提高，器件的耐压等级也就可以做的更高，另外芯片用来通电流的面积相对增大，功率器件在不增大体积的前提下通流能力也相应增大，整体的可使用容量增加。

Description

一种功率器件的高耐压封装子模组

技术领域

本发明涉及电力半导体器件技术领域，具体涉及一种功率器件的高耐压封装子模组。

背景技术

压接式IGBT(绝缘栅双极型晶体管)被广泛用于工业、信息、新能源、医学、交通、军事和航空领域，因其具有较高的可靠性，便于串联，且在器件损坏时表现出短路失效模式，而被广泛应用在智能电网等领域。

随着全球能源互联网的兴起，电网传输的功率越来越大，对功率器件的耐压等级要求也越来越高，而决定器件耐压等级的主要有芯片本身的结构和器件封装的结构设计两个方面，因为器件结构有比较大的设计余地，通常芯片本身的耐压能力是整个器件耐压等级的瓶颈环节，而且因为对于芯片本身的耐压设计与器件整体的耐压结构设计是相互孤立的，没有从整体的角度进行考虑，所以当芯片与封装结构结合后整体的耐压能力往往比单个环节的耐压能力还要低。

下面以一个典型的压接式功率器件的封装结构为例进行说明，为方便说明，省略了器件的外围结构，图2和图3是所述器件中的一个子模组结构。该结构包括中心部分及框架，所述中心部分为从上至下依次设置的上钼片、硅芯片、下钼片和银片组成的叠层结构，所述框架将叠层结构组合到一起的。为了达到预期的耐压能力，防止上、下两极击穿，于芯片结构中增加了耐压环，即在芯片一面的四周边缘处涂有一层一定宽度的绝缘材料，以增加芯片上、下两极之间的爬电距离，理论上的爬电路径如图3中的曲线所示。上述结构的缺点包括：首先随着电压的提高耐压环的宽度也需要随之加宽，这就影响了芯片通流可用的面积(芯片通流只在中心未涂绝缘材料的区域)；其次实际工作中发现芯片装配完成后子模组的耐压能力要比裸芯片的耐压能力还要低，这可能是芯片与框架装配时，装配关系影响了芯片耐压环的实际作用。

现有器件结构(芯片结构及封装结构)的耐压能力有限，设计不够合理，亟需通过考虑器件整体结构来设计器件，以提高其的耐压能力。

发明内容

本发明的目的是提供一种功率器件的高耐压封装子模组，所述封装子模组通过增加芯片筒状耐压框提高耐压能力，封装后的子模组并联，再加上密封的器件管壳即得到高耐压、大电流的功率器件。

为了实现上述目的，本发明采取以下技术方案：

一种功率器件的高耐压封装子模组，所述封装子模组包括构件和框架；所述构件包括从上至下设置的上钼片、硅芯片、下钼片和银片；所述框架包括内框架和外框架。

所述的封装子模组的第一优选技术方案，所述外框架为内侧设有凸台的筒状耐压框。

所述的封装子模组的第二优选技术方案，所述凸台为其上放置所述硅芯片的矩形环。所述凸台是与所述硅芯片形状相同的环，且所述凸台的横剖面的外缘尺寸与硅芯片横剖面尺寸相同。

所述的封装子模组的第三优选技术方案，所述凸台为放置所述硅芯片的设置于所述筒状耐压框的上端的凸台。

所述的封装子模组的第四优选技术方案，所述凸台分别设于所述筒状耐压框上下两端的内侧，所述筒状耐压框的下端凸台处与所述内框架相连。

所述的封装子模组的第五优选技术方案，所述凸台与所述硅芯片用胶粘接。

所述的封装子模组的第六优选技术方案，所述凸台与所述硅芯片浇注为一体。

所述的封装子模组的第七优选技术方案，所述筒状耐压框与所述内框架用胶粘接。

所述的封装子模组的第八优选技术方案，所述胶为聚酰亚胺胶。

所述的封装子模组用于压接式功率器件的应用，所述子模组利用上、下端盖及器件外壳并联封装，得压接式功率器件。

所述筒状耐压框和所述硅芯片在与其它部分组装前已做成一体，由于使用了耐压框，子模组的耐压极限由芯片和其它结构整体决定，芯片上不需要再加工有耐压环，这样芯片用来通电流的面积就相对增大了。以边长为13mm典型芯片为例，现有结构中耐压环的宽度约1.5mm，则其通电流的面积则为10mm×10mm(忽略圆角等细节结构)，即100mm²，使用筒状耐压框时芯片周边只需要留出1mm的宽度与环形固定件配合即可，其通电流的面积则为11mm×11mm(忽略圆角等细节结构)，即121mm²，由于芯片的通流能力基本与芯片有效面积成正比，则使用筒状耐压框时相同尺寸的芯片其通电流能力相应增加了21％，功率器件在不增大体积的前提下通流能力也相应增大，整体的可使用容量大大增加。

与最接近的现有技术比，本发明具有如下有益效果：

1)本发明通过增加芯片的筒状耐压框，使芯片发射极和集电极之间的爬电距离大大增加，模组的耐压能力得到了提高，器件的耐压等级也就可以做的更高；

2)同样由于使用了筒状耐压框，芯片上不需要再加工有耐压环，这样芯片用来通电流的面积就相对增大了，功率器件在不增大体积的前提下通流能力也相应增大，整体的可使用容量大大增加。

附图说明

图1：压接式功率器件的子模组俯视图；

图2：常规子模组A-A的剖视图；

图3：图2中B处的放大图；

图4：本发明实施例1子模组A-A的剖视图；

图5：本发明实施例1耐压框与硅芯片连接图；

图6：本发明实施例2子模组A-A的剖视图；

图7：本发明实施例2耐压框与硅芯片连接图；

图8：本发明子模组并联封装得到压接式功率器件的正视图；

其中：1上钼片；2硅芯片；3下钼片；4银片；5框架；6耐压环；7内框架；8筒状耐压框；9上端盖(上电极)；10器件外壳；11下端盖(下电极)；12子模组。

具体实施方式

实施例1

一种功率器件的高耐压封装子模组，所述封装子模组包括上钼片、硅芯片、下钼片、银片、内框架和筒状耐压框，中心部分为从上至下依次设置的上钼片、硅芯片、下钼片、银片的叠层结构，该结构如图4所示，其中耐压框与硅芯片在与其它部分组装前已做成一体(如图5所示)，所述耐压框直接浇注于芯片上，通过耐压框上端内侧的凸台连接。所述筒状耐压框的下端内表面横向尺寸比框架的上端外表面尺寸大且比其下端外表面尺寸小(即内表面下端也设有凸台)，将耐压框从上往下装配时其下端会发生一定弹性变形并外扩，当其装配到底时期下端收缩，从而通过弹性压力将各部分组合到一起。

组装的子模组经测试合格后，利用上、下端盖及器件外壳将多个子模组并联封装，即得到一个高电压、大电流的压接式功率器件，如图8所示。

实施例2

一种功率器件的高耐压封装子模组，所述封装子模组包括上钼片、硅芯片、下钼片、银片、内框架和筒状耐压框，中心部分为叠层结构，从上至下依次为上钼片、硅芯片、下钼片、银片，该结构如图6所示，其中耐压框与芯片在与其它部分组装前已做成一体(如图7所示)，耐压框加工完成后，将硅芯片放置于耐压框内侧上端的凸台处，并用聚酰亚胺胶与硅芯片粘接为一体。筒状耐压框的横向尺寸比内框架横向尺寸略大，将各部分组装完成后，用聚酰亚胺胶将筒状耐压框和内框架粘接在一起，从而完成子模组的组装。

组装后子模组经测试合格后，利用上、下端盖及器件外壳将多个子模组并联封装，即得到一个高电压、大电流的压接式功率器件，如图8所示。

以上实施例仅用以说明本发明的技术方案而非对其限制，所属领域的普通技术人员应当理解，参照上述实施例可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换均在申请待批的权利要求保护范围之内。

Claims (10)

1.一种功率器件的高耐压封装子模组，所述封装子模组包括构件和框架；所述构件包括从上至下设置的上钼片、硅芯片、下钼片和银片；所述框架包括内框架和外框架。

2.根据权利要求1所述的封装子模组，其特征在于，所述外框架为内侧设有凸台的筒状耐压框。

3.根据权利要求2所述的封装子模组，其特征在于，所述凸台为其上放置所述硅芯片的矩形环。

4.根据权利要求2所述的封装子模组，其特征在于，所述凸台为放置所述硅芯片的设置于所述筒状耐压框的上端的凸台。

5.根据权利要求2所述的封装子模组，其特征在于，所述凸台分别设于所述筒状耐压框上下两端的内侧，所述筒状耐压框的下端凸台处与所述内框架相连。

6.根据权利要求3所述的封装子模组，其特征在于，所述凸台与所述硅芯片用胶粘接。

7.根据权利要求3所述的封装子模组，其特征在于，所述凸台与所述硅芯片浇注为一体。

8.根据权利要求2所述的封装子模组，其特征在于，所述筒状耐压框与所述内框架用胶粘接。

9.根据权利要求6或8所述的封装子模组，其特征在于，所述胶为聚酰亚胺胶。

10.一种权利要求1所述的高耐压封装子模组用于压接式功率器件的应用。