CN105426609A - 一种自动删除pcb设计中悬空线的方法 - Google Patents

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pcb
software
cadenceallegro
line
unsettled
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孙良秀
李晓
翟西斌
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Inspur Group Co Ltd
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Inspur Group Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

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Abstract

本发明公开一种自动删除PCB设计中悬空线的方法,涉及PCB设计技术，对布局布线完成的PCB板进行检测，使用cadence？Allegro软件提供的扩展Skill程序接口，通过修改cadence？Allegro软件的部分配置文件，对Layout设计的后台数据库进行直接修改，以达到必须的运行环境，把删除悬空线常用方案写入Skill程序里面，使用此Skill程序，能够直接选择所要删除的悬空线，高亮并删除。本发明解决了以往通过查看悬空线（Dangling？Lines）坐标再手动并删除的问题，减少工程师冗余工作量，提高Layout工作效率。

Description

一种自动删除PCB设计中悬空线的方法
技术领域
本发明涉及PCB设计技术，具体是一种基于CadenceAllegro自动删除PCB设计中悬空线的方法。
背景技术
目前在电子业界有多款PCB设计软件，cadenceAllegro软件作为其中的一种，具有非常丰富而强大的功能。此cadenceAllegro软件使用独有的的数据形式存储设计文件，并且每份设计文件都有相应的独立数据库支撑。数据库中主要有两类信息：物理信息和逻辑信息。cadenceAllegro软件的各种功能操作，都是对这个数据库的编辑和操作。同样的情况，使用软件提供的扩展Skill接口，也可以对此数据库进行编辑操作，从而实现一些程序没有提供的功能，提高Layout工作的效率。
电子信息技术的不断发展，PCB设计的复杂度也越来越大，相对来讲，工程师的工作量也越来越大。PCB设计布局、布线完成后，对悬空线（DanglingLines）删除工作是必不可少的。为避免线路短路是要删掉多余的悬空线（DanglingLines）的，而对悬空线（DanglingLines）的删除往往是通过查看悬空线（DanglingLines）的具体坐标，逐一删除的，如此会给设计师带来很大的麻烦，需要花费很长的时间和精力去逐一查看并删除。
发明内容
本发明针对目前需求以及现有技术发展的不足之处，提供一种自动删除PCB设计中悬空线的方法。
本发明所述一种自动删除PCB设计中悬空线的方法，解决上述技术问题采用的技术方案如下：所述自动删除PCB设计中悬空线的方法，对布局布线完成的PCB板进行检测，使用cadenceAllegro软件提供的扩展Skill程序接口，通过修改cadenceAllegro软件的部分配置文件，对Layout设计的后台数据库进行直接修改，以达到必须的运行环境，把删除悬空线（DanglingLines）常用方案写入Skill程序里面，使用此Skill程序，能够直接选择所要删除的悬空线（DanglingLines），高亮并删除。
优选的，所述自动删除PCB设计中悬空线的方法，其具体实现步骤包括：1）首先修改cadenceAllegro软件的菜单栏配置文件allegro.men，将LayoutSkill一栏手工添加到菜单栏中，配置allegro.men的路径为C:\Cadence\SPB_16.5\share\pcb\text\cuimenus；2）修改C:\Cadence\SPB_16.5\share\local\pcb\skill下的allegro.ilinit文件，在其中添加一行代码：load(“AutodeleteDanglingLines.il”)；3）将文件AutodeleteDanglingLines.il放到allegro设计文件同一目录下，执行命令将加载此目下的执行文件并运行；4）在菜单栏中执行AutodeleteDanglingLines.il命令，并按提示操作，实现自动删除悬空线（DanglingLines）。
优选的，修改完cadenceAllegro软件的菜单栏配置文件allegro.men后，cadenceAllegro软件在原有的菜单栏后面会增加一个LayoutSkill的下拉工具栏,要运行的命令即可出现在此工具栏中。
本发明所述一种自动删除PCB设计中悬空线的方法，与现有技术相比具有的有益效果是：本发明使用cadenceAllegro软件提供的扩展Skill程序接口，把删除悬空线（DanglingLines）常用方案写入Skill程序里面，一键删除悬空线（DanglingLines），解决了以往通过查看悬空线（DanglingLines）坐标再手动并删除的问题，减少工程师冗余工作量，提高Layout工作效率。
说明书附图：
附图1为传统通过查看悬空线坐标来删除的示意图；
附图2为所述自动删除PCB设计中悬空线的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，对本发明所述种一种自动删除PCB设计中悬空线的方法进一步详细说明。
本发明提出一种自动删除PCB设计中悬空线的方法,是在cadenceAllegro软件的基础上进行的扩展功能开发，通过cadenceAllegro软件的Skill程序接口，来实现软件基本功能之外的一些扩展操作，类似以cadenceAllegro软件为平台的第三方应用开发；本发明把删除悬空线（DanglingLines）常用方案写入Skill程序里面，使用此Skill程序，可以直接选择所要删除的悬空线（DanglingLines），高亮并删除，从而减少冗余工作量，提高工作效率。
实施例：
本实施例所述一种自动删除PCB设计中悬空线的方法,是自动删除PCB设计中悬空线（DanglingLines）的skill程序的实现方法。本实施例所述自动删除PCB设计中悬空线的方法，对布局布线完成的PCB板进行检测，使用cadenceAllegro软件提供的扩展Skill程序接口，可以对此数据库进行编辑操作，通过修改cadenceAllegro软件的部分配置文件，从而对Layout设计的后台数据库进行直接修改，以达到必须的运行环境，把删除悬空线（DanglingLines）常用方案写入Skill程序里面，使用此Skill程序，可以直接选择所要删除的悬空线（DanglingLines），高亮并删除，从而提高Layout工作的效率。
附图1为传统通过查看悬空线坐标并删除的示意图，附图2为所述自动删除PCB设计中悬空线的示意图，通过比较可知，该自动删除PCB设计中悬空线的方法，把删除悬空线（DanglingLines）常用方案写入Skill程序里面，一键删除悬空线（DanglingLines），从而提高Layout工作的效率。
查看坐标删除和自动删除对比图。
本实施例所述自动删除PCB设计中悬空线的方法，其具体实施过程如下：
一、首先修改cadenceAllegro软件的菜单栏配置文件allegro.men，软件默认不安装LayoutSkill栏，所以需要手工添加，将LayoutSkill一栏添加到菜单栏中。配置allegro.men的路径为C:\Cadence\SPB_16.5\share\pcb\text\cuimenus。修改完此项目后，cadenceAllegro软件在原有的菜单栏后面会增加一个LayoutSkill的下拉工具栏,要运行的命令即可出现在此工具栏中；
二、修改C:\Cadence\SPB_16.5\share\local\pcb\skill下的allegro.ilinit文件，在其中添加一行代码：load(“AutodeleteDanglingLines.il”)，此代码的意义为在运行菜单栏命令时加载此执行文件，文件名为“AutodeleteDanglingLines”；
三、将文件AutodeleteDanglingLines.il放到allegro设计文件同一目录下，执行命令将加载此目下的执行文件并运行，此目录为Skill文件的存放目录；
四、在菜单栏中执行AutodeleteDanglingLines.il命令，并按提示操作，从而实现自动删除悬空线（DanglingLines），避免了手工误删并节省了查看坐标手工删除的时间。
上述具体实施方式仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述具体实施方式，任何符合本发明的权利要求书的且任何所属技术领域的普通技术人员对其所做的适当变化或替换，皆应落入本发明的专利保护范围。

Claims (3)

1.一种自动删除PCB设计中悬空线的方法，其特征在于,对布局布线完成的PCB板进行检测，使用cadenceAllegro软件提供的扩展Skill程序接口，通过修改cadenceAllegro软件的部分配置文件，对Layout设计的后台数据库进行直接修改，以达到必须的运行环境，把删除悬空线常用方案写入Skill程序里面，使用此Skill程序，能够直接选择所要删除的悬空线，高亮并删除。
2.根据权利要求1所述一种自动删除PCB设计中悬空线的方法，其特征在于,具体实现步骤包括：1）首先修改cadenceAllegro软件的菜单栏配置文件allegro.men，将LayoutSkill一栏手工添加到菜单栏中，配置allegro.men的路径为C:\Cadence\SPB_16.5\share\pcb\text\cuimenus；2）修改C:\Cadence\SPB_16.5\share\local\pcb\skill下的allegro.ilinit文件，在其中添加一行代码：load(“AutodeleteDanglingLines.il”)；3）将文件AutodeleteDanglingLines.il放到allegro设计文件同一目录下，执行命令将加载此目下的执行文件并运行；4）在菜单栏中执行AutodeleteDanglingLines.il命令，并按提示操作，实现自动删除悬空线（DanglingLines）。
3.根据权利要求2所述一种自动删除PCB设计中悬空线的方法，其特征在于,修改完cadenceAllegro软件的菜单栏配置文件allegro.men后，cadenceAllegro软件在原有的菜单栏后面会增加一个LayoutSkill的下拉工具栏,要运行的命令即可出现在此工具栏中。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105825032A (zh) * 2016-04-08 2016-08-03 浪潮集团有限公司 一种自动得出结构框中心坐标的方法
CN105930555A (zh) * 2016-04-12 2016-09-07 浪潮集团有限公司 一种自动删除pcb设计中悬空孔的skill程序的实现方法
CN106202609A (zh) * 2016-06-23 2016-12-07 浪潮集团有限公司 一种自动检测且删除总悬线的方法
CN106529009A (zh) * 2016-10-31 2017-03-22 济南浪潮高新科技投资发展有限公司 一种Allegro软件中自动测量元器件尺寸的方法
CN108920245A (zh) * 2018-07-13 2018-11-30 郑州云海信息技术有限公司 一种PCB设计中dangling line的处理方法及系统
CN110502848A (zh) * 2019-08-27 2019-11-26 京信通信系统（中国）有限公司 删除pcb设计图中背钻孔的方法、装置、设备和存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070124709A1 (en) * 2005-11-28 2007-05-31 Xiao-Ping Li Method and system for design rule checking for an SiP device
CN103268375A (zh) * 2013-05-08 2013-08-28 中国科学院微电子研究所 标准单元库版图设计规则检查验证方法
CN104462712A (zh) * 2014-12-19 2015-03-25 上海斐讯数据通信技术有限公司 一种用于pcb布线时可控制删除线段的方法及系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070124709A1 (en) * 2005-11-28 2007-05-31 Xiao-Ping Li Method and system for design rule checking for an SiP device
CN103268375A (zh) * 2013-05-08 2013-08-28 中国科学院微电子研究所 标准单元库版图设计规则检查验证方法
CN104462712A (zh) * 2014-12-19 2015-03-25 上海斐讯数据通信技术有限公司 一种用于pcb布线时可控制删除线段的方法及系统

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105825032A (zh) * 2016-04-08 2016-08-03 浪潮集团有限公司 一种自动得出结构框中心坐标的方法
CN105930555A (zh) * 2016-04-12 2016-09-07 浪潮集团有限公司 一种自动删除pcb设计中悬空孔的skill程序的实现方法
CN106202609A (zh) * 2016-06-23 2016-12-07 浪潮集团有限公司 一种自动检测且删除总悬线的方法
CN106529009A (zh) * 2016-10-31 2017-03-22 济南浪潮高新科技投资发展有限公司 一种Allegro软件中自动测量元器件尺寸的方法
CN108920245A (zh) * 2018-07-13 2018-11-30 郑州云海信息技术有限公司 一种PCB设计中dangling line的处理方法及系统
CN110502848A (zh) * 2019-08-27 2019-11-26 京信通信系统（中国）有限公司 删除pcb设计图中背钻孔的方法、装置、设备和存储介质
CN110502848B (zh) * 2019-08-27 2023-09-01 京信网络系统股份有限公司 删除pcb设计图中背钻孔的方法、装置、设备和存储介质

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