CN105406931A - 高速串行器/解串器通道上的时分复用数据聚合 - Google Patents

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Abstract

本文公开高速串行器/解串器通道上的时分复用数据聚合。一种数字信号接口包括复用器，该复用器被耦接用于从微处理器、微控制器或现场可编程门阵列(FPGA)中至少一个接收多个数据信号，该复用器复用多个数据信号。该接口进一步包括串行器/解串器(SerDes)收发机，该串行器/解串器(SerDes)收发机被耦接用于接收所复用的多个数据信号，该SerDes收发机串行化所复用的多个数据信号并发送所串行化的多个数据信号。

Description

高速串行器/解串器通道上的时分复用数据聚合
技术领域
本公开涉及高速串行器/解串器(SerDes)通道上的时分复用(TDM)数据聚合。
背景技术
此部分提供与本公开有关的背景信息，该背景信息不一定是现有技术。
在当前的多业务平台中，时分复用(TDM)总线接口直接连接至多个数字信号处理器(DSP)中每个单独DSP的线路终端卡。如将在下面进一步讨论的，TDM总线接口的示例可以包括电信串行接口端口(TSIP)以及可扩展带宽互连(SBI)。当离开TDM总线接口的TDM信号的数量超过该TDM总线接口和数字网络交换机之间的连接中可用的引脚数量时，路由问题会发生。仅作为示例，像SBI这样的并行单向接口需要约30个信号。可以通过增加印刷电路板(PCB)层数来修正路由问题，这接着引起空间损耗及成本增加。虽然上述示例关注DSP的使用，但也考虑其它设备的使用，如现场可编程门阵列(FPGA)、微处理器及微控制器。
因此，存在对解决上面概述的现有技术缺陷的装置和方法的严重需要。
发明内容
此部分提供本公开的一般概要，并且不是本公开的全部范围或本公开全部特征的全面披露。
一种数字信号接口包括复用器，该复用器被耦接用于从微处理器、微控制器或现场可编程门阵列(FPGA)中至少之一接收多个数据信号，所述复用器复用所述多个数据信号。所述接口进一步包括串行器/解串器(SerDes)收发机，该串行器/解串器(SerDes)收发机被耦接用于接收所复用的所述多个数据信号，所述SerDes收发机串行化所复用的所述多个数据信号并发送所串行化的所述多个数据信号。
在其它特征中，数字信号接口包括复用器，该复用器被耦接用于从微处理器、微控制器或现场可编程门阵列(FPGA)中至少一个接收多个数据信号，所述复用器复用所述多个数据信号。所述接口进一步包括串行器/解串器(SerDes)收发机，该串行器/解串器(SerDes)收发机被耦接用于接收所复用的所述多个数据信号，所述SerDes收发机串行化所复用的所述多个数据信号并发送所串行化的所述多个数据信号，其中，所述微处理器、所述微控制器或所述FPGA支持时分复用(TDM)总线协议。
根据本文提供的描述，其它应用方面将变得显而易见。本发明内容中的描述和具体示例的目的仅在于说明，而不在于限制本公开的范围。
附图说明
本文描述的附图仅用于所选择的实施例而非所有可能实现方式的说明目的，且不旨在限制本公开的范围。
图1是根据本公开的具有电信串行接口端口(TSIP)聚合模块的TSIP的框图；
图2是具有SerDes收发机的TSIP聚合模块的框图；
图3是用于TSIP接口的时分复用(TDM)分组格式的框图；
图4是根据本公开的具有TSIP聚合模块的TSIP接口的模块化实现方式的框图；
图5是TSIP聚合设备实现方式的框图。
在附图的几个视图中，对应的附图标记表示对应的部分。
具体实施方式
现在将参照附图更充分地描述示例实施例。
图1描绘数据传输系统8。数据传输系统8包括具有多个数字信号处理器(DSP)的先进电信计算架构(AdvancedTCA或ATCA)刀片10，该多个数字信号处理器也被称为DSP阵列(farm)14。DSP阵列14位于ATCA刀片10的前板18上，且包括一个或多个DSP，如DSP22。DSP阵列14的DSP22经由串行总线接口(例如，电信串行接口端口(TSIP)30)连接至先进后部转换模块(ARTM)26。虽然本公开针对具有一个DSP阵列的ATCA刀片，但是本领域技术人员将理解，ATCA刀片可以包括多个DSP阵列。进一步考虑到，可以使用欧洲通用模块总线(VMEbus)板、高级夹层卡(AMC)模块以及标准主板取代ATCA刀片。
DSP22是一种被配置用于接收及发送包括例如数字语音数据在内的各种数据的微处理器。DSP22可以使用传输的时分复用(TDM)方法来发送数据。TSIP30接收TDM数据并用作用于向ARTM26发送TDM数据的介质。
ARTM26是一种电耦接至ATCA刀片10的前板18的印刷电路板(PCB)。ARTM26具有多种后部输入/输出(I/O)接口，因此从前板18的处理活动中解耦这些接口并提高用于执行各种功能的可用PCB区域。ARTM26包括具有时隙互换(TSI)交换机34的现场可编程门阵列(FPGA)。TSI交换机34是具有一组输入端和输出端的网络交换机，且由微处理器控制。TSI交换机34使用计数器以及用于映射的随机存取存储器(RAM)。TSI交换机34经由输入端接收来自TSIP30的串行数据，并将该数据转换成并行格式。TSI交换机34随后将并行数据存储在存储器中。
TSIP30包括TSIP聚合模块38。TSIP聚合模块38接收来自DSP阵列14的TDM数据，如36所示。然后，TSIP聚合模块38聚合TDM数据。TSIP聚合模块38向TSI交换机34发送聚合的TDM数据，如40所示。TSIP聚合模块38解决路由问题，否则TDM信号的数量将超出TDM总线接口30和网络交换机34之间可用引脚的数量。TSIP聚合模块38还可以精简PCB层数。虽然本公开针对TSIP接口，但是本领域技术人员将理解，还可以使用诸如同步光网络(SONET)物理层(POS-PHY)层级4上的E1/T1系统分组接口(SPI)分组、可扩展带宽互连(SBI)、高速多供应商接口协议(HMVIP)等之类的其它TDM接口取代TSIP接口。
图2描绘本公开的TSIP聚合模块38的框图。作为非限制性示例，TSIP30包括八个接收信号以及八个发送信号。TSIP30被配置用于对所有发送信号和接收信号使用两个帧同步信号以及两个串行时钟。结果，在任意给定时间，接口通道44发送十二个接收信号或十二个发送信号。在图2的DSP阵列14和TSIP聚合模块38之间的去往TSIP30的TDM数据接口通道44上指定这十二个接收信号或十二个发送信号。
图3描绘TSIP接口62的TDM分组58的格式的框图。仅作为非限制性示例，六十个TSIP接口通道66发送六十个TDM数据字70，起始分组(SOP)74以及结束分组(EOP)78表示TDM数据分组58的对应开始和结束。TDM分组58的循环冗余校验(CRC)字节76包含错误检测码。TDM分组58可以以125微秒(μs)的采样率重复。
返回参照图2，TSIP聚合模块38包括时隙复用器42以及串行器/解串器(SerDes)收发机46。时隙复用器42复用及解复用TDM信号。SerDes收发机46包括并行转串行(PISO)功能块或模块50，以及串行转并行(SIPO)功能块或模块54。作为非限制性示例，SerDes收发机46使用8B/10BSerDer编码机制。PISO功能块50经由16通道宽总线48以每秒32兆比特(Mbit/s)的速度接收并行数据流，并且将所接收的数据串行化。PISO功能块50通过2通道宽总线52以每秒2.5吉比特(Gbit/s)的速度(例如，以太网连接)发送串行数据。
SerDes收发机46的SIPO功能块54经由高速2通道宽总线52接收串行数据流，并且解串行所接收的数据。SIPO功能块54经由16通道宽总线48以32Mbit/s的速度发送并行数据。虽然本公开针对8B/10BSerDes编码机制，但是本领域技术人员将意识到可以使用其它SerDes编码机制，如并行时钟、嵌入时钟等。
图4描绘具有TSIP聚合模块的TSIP接口的模块化实现方式的框图。作为非限制性示例，TSIP82以及TSIP86分别经由多个通道84和88以32千赫兹(KHz)的速度接收来自DSP阵列(未示出)的TDM数据信号。TSIP82和TSIP86各自使用TSIP聚合模块(如上述聚合模块)来串行化TDM数据流。作为非限制性示例，TSIP82以及TSIP86分别经由多个通道92和96以2.5Gbit/s的速度向TSI交换机90发送TDM数据信号。
因此，TSIP聚合模块的使用减少了TSIP82和TSIP86以及TSI交换机90之间的连接中的引脚和轨迹数。作为非限制性示例，TSIP82具有六十(60)个TSIP接口，每个TSIP接口发送十二(12)个TDM信号。在传统系统中，TSI交换机90需要的引脚的总数是六十通道乘以十二条线，即720个引脚。TSIP聚合模块38将TSIP82和TSI交换机90之间的连接中的引脚数减少到四(4)个引脚。TSIP86以与之前描述的TSIP聚合模块38类似的方式操作。
作为非限制性示例，TSIP94经由通道100接收TDM数据，并使用TSIP聚合模块(未示出)来经由通道108以2.5Gbit/s(例如以太网)的速度发送数据。TSIP98经由通道104接收TDM数据，并以之前描述的方式使用TSIP聚合模块(未示出)来经由通道112向成帧器102发送数据。成帧器102使用本领域众所周知的成帧方法来将串行数据以帧的方式形成消息。
图5描绘了TSIP聚合模块实现方式的框图。TSIP106经由连接器110连接至TSIP114。连接器110可以是本领域众所周知的能够有助于传输高速差分信号的任意类型的连接器，如通用串行总线(USB)连接器。作为非限制性示例，TSIP106将所接收到的TDM数据串行化，并且经由连接器110以2.5Gbit/s的速度发送TDM数据。TSIP114接收所发送的数据，并且解串行所接收到的数据以按照并行形式传输。
提供示例实施例，使得本公开将全面并且将向本领域技术人员全面且充分传达该范围。陈述多个具体细节，如具体组件、设备和方法的示例，以提供本公开的实施例的全面理解。对本领域技术人员将显而易见的是：不需要使用具体细节，可以以许多不同形式体现示例实施例，并且以上两种情况都不应被解释为限制本公开的范围。在一些示例实施例中，不详细描述众所周知的过程、众所周知的设备结构以及众所周知的技术。
本文使用的术语仅用于描述特定示例实施例的目的，而不意图作为限制。如本文所用的，单数形式“一种”以及“该”可以意欲也包括复数形式，除非上下文明确表示别的含义。术语“包括”、“包含”、“具有”以及“含有”是包容性的，因此规定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或增加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。本文描述的方法步骤、过程以及操作不应被解释为必须要求以讨论或说明的特定顺序执行，除非明确被指定为执行顺序。还将理解，可以采用额外或可选的步骤。
当将元件或层称为“在另一元件或层上”、“与另一元件或层接合”、“连接至另一元件或层”或“耦接至另一元件或层”时，其可以直接在另一元件或层上、与另一元件或层接合、连接至另一元件或层或耦接至另一元件或层，或可以存在中间的元件或层。相比之下，当将元件“直接在另一元件或层上”、“直接接合至另一元件或层”、“直接连接至另一元件或层”或“直接耦接至另一元件或层”时，可能不存在中间的元件或层。应以类似方式解释用于描述元件之间关系的其它词(例如，“之间”和“直接在…之间”，“与…相邻”和“直接与…相邻”，等等)。
尽管本文可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应由这些术语限制。这些术语可能仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。诸如“第一”、“第二”以及其它数值术语之类的术语在本文中使用时不暗指顺序或次序，除非上下文明确指明。因此，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离示例实施例的教导。
空间相关术语，如“在…内”、“在…外”、“在…下方”、“在…下面”、“在…下部”、“在…上方”、“在…上部”等，在本文中可以为了方便描述而被用于描述附图所示的一个元件或特征与其它一个或多个元件或特征的关系。空间相关术语的目的可能在于包含使用中或操作中的设备除图中所示方向以外的不同方向。例如，如果翻转图中的设备，那么被描绘为在其它元件或特征‘下面’或‘下方’的元件将被定向为在其它元件或特征‘上面’。因此，示例术语“在…下面”可以包含在上面和在下面两个方向。设备可以朝向其它方向(旋转90度或其它方位)，并且相应地解释本文所用的空间相关描述符。
为了说明和描述目的提供前述实施例的描述。目的不在于穷尽或限制本公开。特定实施例的单独元件或特征通常不局限于该特定实施例，相反在适用时是可互换的并可以在被选择的实施例中使用，即使未被具体地示出或描述。还可以以许多方式改变前述实施例。这样的变化不被认为脱离本公开，且所有这样修改的目的在于被包括在本公开的范围内。

Claims (18)

1.一种数字信号接口，包括：
复用器，被耦接用于从微处理器、微控制器或现场可编程门阵列(FPGA)中至少一个接收多个数据信号，所述复用器复用所述多个数据信号；
串行器/解串器(SerDes)收发机，被耦接用于接收所复用的所述多个数据信号，所述SerDes收发机将所复用的所述多个数据信号串行化并发送所串行化的所述多个数据信号。
2.根据权利要求1所述的接口，其中，所述SerDes收发机向数字网络交换机发送所串行化的所述多个数据信号。
3.根据权利要求2所述的接口，其中，所述数字网络交换机是时隙互换(TSI)交换机。
4.根据权利要求1所述的接口，其中，所述微处理器是在先进电信计算架构(AdvancedTCA或ATCA)刀片上设置的数字信号处理器。
5.根据权利要求2所述的接口，其中，所述微处理器是在先进电信计算架构(AdvancedTCA或ATCA)刀片上设置的数字信号处理器，并且所述数字网络交换机被设置在先进后部转换模块(ARTM)上。
6.根据权利要求1所述的接口，其中，所述复用器以及所述SerDes收发机被配置为属于时分复用(TDM)接口。
7.根据权利要求6所述的接口，其中，所述TDM接口是电信串行接口端口(TSIP)、E1/T1SPIPOS-PHY层4、可扩展带宽互连(SBI)或高速多供应商接口协议(HMVIP)中的一个。
8.根据权利要求1所述的接口，其中，所述SerDes收发机进一步包括并行转串行(PISO)功能模块以及串行转并行(SIPO)功能模块，且使用8B/10BSerDes编码机制。
9.根据权利要求1所述的接口，其中，所述SerDes收发机向成帧器发送所串行化的所述多个数据信号。
10.根据权利要求1所述的接口，其中，所述SerDes收发机向以太网交换机发送所串行化的所述多个数据信号。
11.根据权利要求1所述的接口，其中，所述微处理器、所述微控制器或所述FPGA中的至少一个被设置在欧洲通用模块总线(VMEbus)板、高级夹层卡(AMC)模块或标准主板中的至少一个上。
12.一种数字信号接口，包括：
复用器，被耦接用于从微处理器、微控制器或现场可编程门阵列(FPGA)中至少一个接收多个数据信号，所述复用器复用所述多个数据信号；
串行器/解串器(SerDes)收发机，被耦接用于接收所复用的所述多个数据信号，所述SerDes收发机串行化所复用的所述多个数据信号并发送所串行化的所述多个数据信号；
其中，所述微处理器、所述微控制器或所述FPGA支持时分复用(TDM)总线协议。
13.根据权利要求12所述的接口，其中，所述SerDes收发机向数字网络交换机发送所串行化的所述多个数据信号。
14.根据权利要求13所述的接口，其中，所述数字网络交换机是时隙互换(TSI)交换机。
15.根据权利要求12所述的接口，其中，所述SerDes收发机进一步包括并行转串行(PISO)功能模块以及串行转并行(SIPO)功能模块，且使用8B/10BSerDes编码机制。
16.根据权利要求12所述的接口，其中，所述微处理器、所述微控制器或所述FPGA中至少一个被设置在欧洲通用模块总线(VEMbus)板、高级夹层卡(AMC)模块或标准主板中至少一个上。
17.根据权利要求12所述的接口，其中，所述复用器以及所述SerDes收发机被配置为属于时分复用(TDM)接口。
18.根据权利要求17所述的接口，其中，所述TDM接口使用能够支持高速差分信号传送的连接器而被耦接至第二TDM接口。
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