CN105405745B - 立式iii-v族锑化物半导体单晶薄膜的制备方法 - Google Patents

立式iii-v族锑化物半导体单晶薄膜的制备方法 Download PDF

Info

Publication number
CN105405745B
CN105405745B CN201510763100.4A CN201510763100A CN105405745B CN 105405745 B CN105405745 B CN 105405745B CN 201510763100 A CN201510763100 A CN 201510763100A CN 105405745 B CN105405745 B CN 105405745B
Authority
CN
China
Prior art keywords
iii
thin film
single crystal
crystal thin
antimonide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510763100.4A
Other languages
English (en)
Other versions
CN105405745A (zh
Inventor
潘东
赵建华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Semiconductors of CAS
Original Assignee
Institute of Semiconductors of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Semiconductors of CAS filed Critical Institute of Semiconductors of CAS
Priority to CN201510763100.4A priority Critical patent/CN105405745B/zh
Publication of CN105405745A publication Critical patent/CN105405745A/zh
Application granted granted Critical
Publication of CN105405745B publication Critical patent/CN105405745B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02549—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Abstract

一种立式III‑V族锑化物半导体单晶薄膜的制备方法，包括：步骤(a)：在半导体衬底上制备用于催化纳米线生长的多个金属催化剂颗粒；步骤(b)：在半导体衬底上利用金属催化剂颗粒催化生长III‑V族半导体纳米线，该金属催化剂颗粒位于III‑V族半导体纳米线的顶端；步骤(c)：在III‑V族半导体纳米线的轴向上外延立式III‑V族锑化物半导体单晶薄膜，完成制备。本发明很容易实现立式III‑V族锑化物半导体单晶薄膜的大批量生产，可以大大节约III‑V族锑化物半导体单晶薄膜的生产成本。

Description

立式III-V族锑化物半导体单晶薄膜的制备方法
技术领域
本发明涉及半导体材料制备技术，主要是一种立式III-V族锑化物半导体单晶薄膜的制备方法。
背景技术
在过去的几十年中，以Si CMOS技术为基础的集成电路技术遵循“摩尔定律”通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本。集成电路的特征尺寸已由微米尺度缩小到纳米尺度。然而，随着集成电路技术发展到22纳米技术节点及以下时，Si集成电路技术在速度、功耗、集成度以及可靠性等方面受到一系列基本物理问题和工艺技术问题的限制，传统的Si CMOS技术采用“缩小尺寸”来制备更小、更快及更廉价的逻辑与存储器件已难以持续。因此，采用全新的材料体系来替代传统的Si材料是“后22纳米”CMOS时代的一种理想选择。
III-V族锑化物半导体(InSb、GaSb及AlSb等)是典型的高迁移率半导体材料。例如，InSb和GaSb分别具有III-V族半导体中最高的电子和空穴迁移率。它们在低场和强场下具有优异的电子输运性能，并且可以灵活地应用异质结能带工程和杂质工程同时对器件的性能进行裁剪，是新一代MOS器件的理想沟道材料。然而，由于III-V族锑化物半导体具有较大的晶格常数(0.61纳米家族)，因而与常用的GaAs及Si衬底之间具有较大的晶格失配，这会导致异质外延的III-V族锑化物材料中存在大量的失配位错和其它缺陷。这些位错缺陷会大大削弱器件的性能。因此，长期以来，高质量的III-V族锑化物半导体材料的制备是人们追求的目标。
为了解决此问题，人们通过在III-V族锑化物半导体与衬底之间插入相应的缓冲层，试图将失配位错和缺陷限制在缓冲层中，从而改善材料的晶体质量。然而，在组分连续渐变的缓冲层中，位错较容易沿着外延层向上延伸，甚至延伸至缓冲层表面，使得缓冲层表面不能形成完美的晶格结构，从而影响外延材料的晶体质量。此外，组分连续渐变的缓冲层中的组分变化速率不能太快，否则会引起晶格弛豫的不完全和晶格位错的增多，所以通常需要的缓冲层的厚度很厚，而缓冲层本身在光学及电学上没有特殊作用。因此，针对以上问题，有必要研究一种新的不依赖缓冲层技术的高质量III-V族锑化物半导体材料制备技术。
发明内容
本发明所要解决的技术问题是提供一种立式III-V族锑化物半导体单晶薄膜的制备方法。本发明利用一维的半导体纳米线作为基底，在半导体纳米线上外延单晶的锑化物薄膜。本发明制备的锑化物薄膜具有晶体质量高，尺寸可控性好且材料非常容易从衬底上剥离和转移，易于后续器件加工。此外，由于III-V族半导体纳米线的密度可控，因此，很容易实现立式III-V族锑化物半导体单晶薄膜的大批量生产，可以大大节约III-V族锑化物半导体单晶薄膜的生产成本。
本发明提供一种立式III-V族锑化物半导体单晶薄膜的制备方法，包括：
步骤(a)：在半导体衬底上制备用于催化纳米线生长的多个金属催化剂颗粒；
步骤(b)：在半导体衬底上利用金属催化剂颗粒催化生长III-V族半导体纳米线，该金属催化剂颗粒位于III-V族半导体纳米线的顶端；
步骤(c)：在III-V族半导体纳米线的轴向上外延立式III-V族锑化物半导体单晶薄膜，完成制备。
本发明的有益效果是，具有晶体质量高，尺寸可控性好且材料非常容易从衬底上剥离和转移，易于后续器件加工。此外，由于III-V族半导体纳米线的密度可控，因此，很容易实现立式III-V族锑化物半导体单晶薄膜的大批量生产，可以大大节约III-V族锑化物半导体单晶薄膜的生产成本。
附图说明
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图对本发明进一步详细说明，其中：
图1是本发明的制备流程结构图；
具体实施方式
请参阅图1所示，本发明提供一种立式III-V族锑化物半导体单晶薄膜的制备方法，包括如下步骤：
步骤(a)：在半导体衬底10上制备多个金属催化剂颗粒11，所述金属催化剂颗粒11的用途是催化步骤(b)中所述III-V族半导体纳米线12的生长，其材料为Au、Ag、Cu、Pd、Mn、Ga或Fe，其由相应金属薄膜退火获得，直径为几个纳米到百纳米。金属催化剂颗粒11的密度决定步骤(b)中所述III-V族半导体纳米线12的密度，其可通过增加或减小金属薄膜厚度或者升高或降低金属薄膜退火温度调节。所述的半导体衬底10的材料为Si、GaAs、GaSb、InAs、InSb、InP或GaP。所述的半导体衬底10和所述的金属催化剂颗粒11是为保证步骤(b)中成功制备III-V族半导体纳米线12而选取；
步骤(b)：在半导体衬底10上利用金属催化剂颗粒11催化生长III-V族半导体纳米线12，所述III-V族半导体纳米线12的作用是为步骤(c)中所述立式III-V族锑化物半导体单晶薄膜13的外延提供基底和成核点。此外，与传统的二维或三维衬底相比，由于一维半导体纳米线可以有效释放由晶格失配引起的应力、失配位错和其它缺陷。因此，在III-V族半导体纳米线12的轴向上外延步骤(c)中所述立式III-V族锑化物半导体单晶薄膜13时，III-V族半导体纳米线12可以有效释放由于晶格失配引起的应力、失配位错和其它缺陷，保证了步骤(c)中所述立式III-V族锑化物半导体薄膜13为高质量的单晶。所述III-V族半导体纳米线12的材料为InAs、GaAs、InP、GaP、InSb或GaSb。金属催化剂颗粒11位于III-V族半导体纳米线12的顶端，其也用作步骤(c)中所述立式III-V族锑化物半导体单晶薄膜13沿III-V族半导体纳米线12轴向外延生长时的催化剂。
步骤(c)：在III-V族半导体纳米线12的轴向上外延立式III-V族锑化物半导体单晶薄膜13，所述III-V族锑化物半导体单晶薄膜13的厚度为几个纳米到百纳米量级，长度和宽度均可为纳米到微米及以上量级；其中，所述III-V族锑化物半导体单晶薄膜13的厚度可通过增加或减小III-V族半导体纳米线12的直径来调节，长度和宽度可通过延长或缩短III-V族锑化物半导体薄膜13的生长时间来调节。所述立式III-V族锑化物半导体单晶薄膜13，所述立式是指锑化物半导体单晶薄膜13与半导体衬底10垂直或者倾斜。与传统的采用缓冲层技术生长的III-V族锑化物半导体薄膜相比，所述立式III-V族锑化物半导体单晶薄膜13非常容易从衬底上剥离和转移，为后续器件加工提供了诸多的便利。此外，由于III-V族半导体纳米线12的密度可控，因此，很容易实现所述立式III-V族锑化物半导体单晶薄膜13的大批量生产，可以大大节约III-V族锑化物半导体单晶薄膜的生产成本。所述III-V族锑化物半导体单晶薄膜13的材料为InAsxSb1-x、GaAsxSb1-x或AlAsxSb1-x(0≤x≤1)，材料的组份可根据实际需要进行调节。其中外延III-V族半导体纳米线12和外延III-V族锑化物半导体单晶薄膜13是采用分子束外延、金属有机化学气相沉积、化学气相沉积或化学束外延的方法。
实施例1：立式InSb单晶薄膜的制备方法
本发明提供一种立式III-V族锑化物半导体单晶薄膜的制备方法，包括如下步骤：
步骤(a)：利用分子束外延，室温条件下，在Si(111)衬底上沉积厚度约为0.5-2纳米的Ag薄膜；将Ag薄膜在高温(600℃)退火处理20min，使薄膜分散成直径为几纳米到100纳米左右的催化剂颗粒，催化剂颗粒用于催化步骤(b)中InAs纳米线的生长；
步骤(b)：利用分子束外延，在Si(111)衬底上，利用Ag做催化剂催化生长InAs纳米线。InAs纳米线生长温度为380℃-530℃，As/In束流比为30-50。InAs纳米线直径为几纳米到100纳米左右；不同的InAs纳米线直径用于调节步骤(c)中所述立式InSb单晶薄膜的厚度；
步骤(c)：InAs纳米线生长结束，衬底温度设为480℃-520℃，将Sb/In束流比设为20-80。将As源切换到Sb源，开始InSb薄膜的生长。生长完毕，将衬底温度降至室温，即可得到沿InAs纳米线轴向外延的立式InSb单晶薄膜。InSb薄膜的长和宽可通过延长或缩短InSb生长时间来调控，其可处于纳米到微米及以上量级；InSb单晶薄膜的厚度可通过增大或减小Ag催化剂颗粒大小来调节，其可处于几个纳米到百纳米量级。
实施例2：立式InAsxSb1-x(0＜x＜1)单晶薄膜的制备方法
本发明提供一种立式III-V族锑化物半导体单晶薄膜的制备方法，包括如下步骤：
步骤(a)：利用分子束外延，室温条件下，在Si(111)衬底上沉积厚度约为0.5-2纳米的Ag薄膜；将Ag薄膜在高温(600℃)退火处理20min，使薄膜分散成直径为几纳米到100纳米左右的催化剂颗粒，催化剂颗粒用于催化步骤(b)中InAs纳米线的生长；
步骤(b)：利用分子束外延，在Si(111)衬底上，利用Ag做催化剂催化生长InAs纳米线。InAs纳米线生长温度为380℃-530℃，As/In束流比为30-50。InAs纳米线直径为几纳米到100纳米左右；不同的InAs纳米线直径用于调节步骤(c)中所述立式InSb单晶薄膜的厚度；
步骤(c)：InAs纳米线生长结束，同时关闭In源和As源。将衬底温度设为480℃-520℃；将Sb/In束流比设为20-80。根据InAsxSb1-x(0＜x＜1)实际需要的组份，确定As的束流。同时打开In源、As源和Sb源，开始InAsxSb1-x(0＜x＜1)薄膜的生长。生长完毕，将衬底温度降至室温，即可得到沿InAs纳米线轴向外延的立式InAsxSb1-x(0＜x＜1)单晶薄膜。InAsxSb1-x(0＜x＜1)单晶薄膜的长和宽可通过延长或缩短InAsxSb1-x(0＜x＜1)生长时间来调控，其可处于纳米到微米及以上量级；InAsxSb1-x(0＜x＜1)单晶薄膜的厚度可通过增大或减小Ag催化剂颗粒大小来调节，其可处于几个纳米到百纳米量级。
实施例3：立式InAs单晶薄膜的制备方法
本发明提供一种立式III-V族锑化物半导体单晶薄膜的制备方法，包括如下步骤：
步骤(a)：利用分子束外延，室温条件下，在Si(111)衬底上沉积厚度约为0.5-2纳米的Ag薄膜；将Ag薄膜在高温(600℃)退火处理20min，使薄膜分散成直径为几纳米到100纳米左右的催化剂颗粒，催化剂颗粒用于催化步骤(b)中InAs纳米线的生长；
步骤(b)：利用分子束外延，在Si(111)衬底上，利用Ag做催化剂催化生长InAs纳米线。InAs纳米线生长温度为380℃-530℃，As/In束流比为30-50。InAs纳米线直径为几纳米到100纳米左右；不同的InAs纳米线直径用于调节步骤(c)中所述立式InAs单晶薄膜的厚度；
步骤(c)：InAs纳米线生长结束，保持衬底温度不变，将As/In束流比设为1-20。开始InAs薄膜的生长。生长完毕，将衬底温度降至室温，即可得到立式InAs单晶薄膜。薄膜的长和宽可通过延长或缩短InAs生长时间来调控，其可处于纳米到微米及以上量级；InAs单晶薄膜的厚度可通过增大或减小Ag催化剂颗粒大小来调节，其可处于几个纳米到百纳米量级。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种立式III-V族锑化物半导体单晶薄膜的制备方法，包括：
步骤(a)：在半导体衬底上制备用于催化纳米线生长的多个金属催化剂颗粒；
步骤(b)：在半导体衬底上利用金属催化剂颗粒催化生长III-V族半导体纳米线，该金属催化剂颗粒位于III-V族半导体纳米线的顶端；
步骤(c)：在III-V族半导体纳米线的轴向上外延立式III-V族锑化物半导体单晶薄膜，完成制备。
2.如权利要求1所述的立式III-V族锑化物半导体单晶薄膜的制备方法，其中所述的半导体衬底的材料为Si、GaAs、GaSb、InAs、InSb、InP或GaP。
3.如权利要求1所述的立式III-V族锑化物半导体单晶薄膜的制备方法，其中金属催化剂颗粒的材料为Au、Ag、Cu、Pd、Mn、Ga或Fe。
4.如权利要求1所述的立式III-V族锑化物半导体单晶薄膜的制备方法，其中III-V族半导体纳米线的材料为InAs、GaAs、InP、GaP、InSb或GaSb。
5.如权利要求1所述的立式III-V族锑化物半导体单晶薄膜的制备方法，其中立式III-V族锑化物半导体单晶薄膜，所述立式是指锑化物半导体单晶薄膜与半导体衬底垂直或者倾斜。
6.如权利要求1所述的立式III-V族锑化物半导体单晶薄膜的制备方法，其中III-V族锑化物半导体单晶薄膜的厚度为几个纳米到百纳米量级，长度和宽度均为纳米到微米及以上量级。
7.如权利要求6所述的立式III-V族锑化物半导体单晶薄膜的制备方法，其中III-V族锑化物半导体单晶薄膜的材料为InAsxSb1-x、GaAsxSb1-x或AlAsxSb1-x(0≤x≤1)。
8.如权利要求1所述的立式III-V族锑化物半导体单晶薄膜的制备方法，其中外延III-V族半导体纳米线和外延III-V族锑化物半导体单晶薄膜是采用分子束外延、金属有机化学气相沉积、化学气相沉积或化学束外延的方法。
CN201510763100.4A 2015-11-10 2015-11-10 立式iii-v族锑化物半导体单晶薄膜的制备方法 Active CN105405745B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510763100.4A CN105405745B (zh) 2015-11-10 2015-11-10 立式iii-v族锑化物半导体单晶薄膜的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510763100.4A CN105405745B (zh) 2015-11-10 2015-11-10 立式iii-v族锑化物半导体单晶薄膜的制备方法

Publications (2)

Publication Number Publication Date
CN105405745A CN105405745A (zh) 2016-03-16
CN105405745B true CN105405745B (zh) 2018-06-22

Family

ID=55471158

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510763100.4A Active CN105405745B (zh) 2015-11-10 2015-11-10 立式iii-v族锑化物半导体单晶薄膜的制备方法

Country Status (1)

Country Link
CN (1) CN105405745B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108831973B (zh) * 2018-04-28 2019-10-08 华灿光电(苏州）有限公司 发光二极管的外延片的制作方法
CN110112060A (zh) * 2019-05-20 2019-08-09 山东大学 一种利用气固固生长模式控制高性能ⅲ-ⅴ族半导体纳米线生长方向的方法
CN110504159B (zh) * 2019-08-21 2021-05-11 中国科学院半导体研究所 硅衬底上立式GaSb纳米线及其制备方法
CN111704105B (zh) * 2020-06-23 2022-06-14 中国科学院半导体研究所 一种半导体/超导体异质结纳米线网络的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101669219A (zh) * 2006-12-22 2010-03-10 昆南诺股份有限公司 带有直立式纳米线结构的led及其制作方法
CN101685774A (zh) * 2008-09-24 2010-03-31 北京邮电大学 一种基于界面纳米结构的异质外延生长工艺
CN104760929A (zh) * 2015-03-10 2015-07-08 中国科学院上海技术物理研究所 一种用作光学微腔的GaSb纳米盘的制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008149548A1 (ja) * 2007-06-06 2008-12-11 Panasonic Corporation 半導体ナノワイヤおよびその製造方法
EP2200934A4 (en) * 2007-10-26 2012-10-17 Qunano Ab GROWTH OF NANOWILS ON DISSIMILAR MATERIAL

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101669219A (zh) * 2006-12-22 2010-03-10 昆南诺股份有限公司 带有直立式纳米线结构的led及其制作方法
CN101685774A (zh) * 2008-09-24 2010-03-31 北京邮电大学 一种基于界面纳米结构的异质外延生长工艺
CN104760929A (zh) * 2015-03-10 2015-07-08 中国科学院上海技术物理研究所 一种用作光学微腔的GaSb纳米盘的制备方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Characterization of GaSb nanowires grown by MOVPE;Mattias Jeppsson,et al;《Journal of Crystal Growth》;20080725;第310卷(第23期);第5119-5122页 *
María de la Mata, et al.Atomic Scale Strain Relaxation in Axial Semiconductor III−V Nanowire Heterostructures.《NANO LETTERS》.2014,第14卷(第11期), *

Also Published As

Publication number Publication date
CN105405745A (zh) 2016-03-16

Similar Documents

Publication Publication Date Title
CN105405745B (zh) 立式iii-v族锑化物半导体单晶薄膜的制备方法
TWI222106B (en) Semiconductor substrate, field-effect transistor, and their production methods
Munshi et al. Crystal phase engineering in self-catalyzed GaAs and GaAs/GaAsSb nanowires grown on Si (111)
CN108156828A (zh) 用于在石墨基板上生长纳米线或纳米角锥体的方法
Koblmüller et al. High electron mobility GaN grown under N-rich conditions by plasma-assisted molecular beam epitaxy
Potts et al. Tuning growth direction of catalyst-free InAs (Sb) nanowires with indium droplets
US20220367176A1 (en) Epitaxies of a Chemical Compound Semiconductor
EP4087959A1 (en) Graded planar buffer for nanowires
Tan et al. Highly uniform zinc blende GaAs nanowires on Si (111) using a controlled chemical oxide template
EP1568082B1 (en) Buffer layer comprising quaternary and ternary alloys in semiconductor devices
Breuer et al. Nucleation and growth of Au-assisted GaAs nanowires on GaAs (1 1 1) B and Si (1 1 1) in comparison
CN112210768A (zh) 垂直型β氧化镓纳米线阵列的外延方法
JPH04233219A (ja) 半導体デバイスからなる製品の製造方法
CN103177939A (zh) 一种硅基半绝缘iii-v族材料的制备方法
Yan et al. Non-< 111>-oriented semiconductor nanowires: growth, properties, and applications
Yuan et al. Axial heterostructure of Au-catalyzed InGaAs/GaAs nanowires grown by metal-organic chemical vapor deposition
CN103060905B (zh) 一种高晶体质量超细砷化铟纳米线生长方法
CN107723789B (zh) 一种高质量灰锡单晶薄膜的低温外延制备方法
CN107316802B (zh) 一种高锗含量锗硅薄膜的低温外延制备方法
EP2695180B1 (de) Verfahren zur herstellung eines iii/v-si-templats
Nothern et al. Template-dependent nucleation of metallic droplets
Sallet Metal‐Organic Chemical Vapor Deposition Growth of ZnO Nanowires
Sun et al. Surface reconstruction: An effective method for the growth of mismatched materials
DE102017102121B4 (de) Halbleiterkomponente mit einem mehrschichtigen Nukleationskörper
Li et al. Manipulation of morphology and structure of the top of GaAs nanowires grown by molecular-beam epitaxy

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant