CN105391302A - 一种反激同步整流控制电路 - Google Patents

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张福亮
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Abstract

本发明实施例公开的一种反激同步整流控制电路，涉及同步整流控制技术领域，能够精确控制电路主MOSFET开关以及同步整流驱动时序。其中，第一延迟环节由阻容构成，输出端连接第一MOSFET管的栅极；第二延迟环节和加速环节并联，并联后的输出端和反向环节连接，第三延迟环节和加速关断环节并联，并联后的输出端和IC驱动芯片的信号输入脚相连，IC驱动芯片的驱动输出脚和第二MOSFET管栅极相连；隔离驱动变压器和反向环节连接，隔离驱动变压器和第三延迟环节的输入端连接，主要用于同步反激整流控制。

Description

一种反激同步整流控制电路
技术领域
本发明涉及同步整流控制技术领域，尤其涉及一种反激同步整流控制电路。
背景技术
转换效率是DC/DC开关电源中最重要的指标之一，同步整流是提高装换效率必须使用的技术之一。反激拓扑中，出现了非常多的同步整流控制策略，随着控制策略的复杂，需要在驱动中不止加入死区时间，更要求需要控制初级和次级MOSFET每一个上升沿和下降沿的延迟或者提前时间，精确到纳秒等级,实现难度很大。
发明内容
本发明的目的在于克服现有技术不足，提供了一种反激同步整流控制电路，能够精确控制电路主MOSFET开关以及同步整流驱动时序。
本发明的技术解决方案：
一种反激同步整流控制电路，包括第一延迟环节、第二延迟环节、第三延迟环节、加速环节、加速关断环节、IC驱动芯片、PWM信号、隔离驱动变压器、初级MOSFET管、次级MOSFET管和反向环节；
其中，所述延迟环节1由阻容构成，输入波形由PWM三角波提供，其输出端与第一MOSFET管的栅极相连；
所述延迟环节2和所述加速环节并联，并联后的电路输出端和所述反向环节的一端连接，输入波形由PWM三角波提供；
所述第三延迟环节和所述加速关断环节并联，并联后的电路输出端和所述IC驱动芯片的信号输入脚相连，所述IC驱动芯片的驱动输出脚和所述第二MOSFET管的栅极相连；
所述隔离驱动变压器的一端和所述反向环节的另一端连接，所述隔离驱动变压器的另一端和所述第三延迟环节的输入端连接；
PWM三角波同时进入第一延迟环节和第二延迟环节，通过所述第一延迟环节输出方波给所述初级MOSFET管提供功率驱动方波，并进行相应的死区控制；同时通过所述第二延迟环节和所述加速环节负责控制次级驱动信号时序，在需要所述次级MOSFET管开通时，对驱动信号进行延迟，以造成对应死区时间，所述加速环节可调，只在PWM下降时起作用，所述第三延迟环节和所述加速关断环节分别在所述次级MOSFET管的PWM驱动信号上升和下降两个沿起作用，固定延迟开通，加速关断，以保证所述次级MOSFET管在任何负载条件下有稳定的死区时间和可靠关断，所述IC驱动芯片为所述次级MOSFET管提供功率驱动信号，保证所述次级MOSFET管驱动信号波形完整，通过各延迟和加速环节相互调节，使用同一个PWM三角波，分别控制所述初级MOSFET管和所述次级MOSFET管驱动上升和下降四个沿的死区或重叠时间，以实现不同的电路控制策略。
进一步可选的，所述第一延迟环节由所述次级MOSFET管，第一电阻R1，第二电阻R2，第一电容C1组成，三角波到达时所述第二电阻R2向Q3充电，推后Q3基极到达开通电压的时间，所述第一电阻R1、所述第一电容C1进一步延迟驱动到达所述初级MOSFET管开通的电压的时间，延迟MOSFETQ1驱动上升沿，所述第二延迟环节由第四电阻R4、第二电容C2组成，用于减慢次级驱动信号变化，所述第四电阻R4向所述第二电容C2充电，减慢驱动信号高低变换速度，延迟所述次级MOSFET管上升沿。
进一步可选的，所述加速环节由第三二极管D3构成，所述第三二极管为肖特基二极管，用于加速驱动信号向次级传递，在驱动信号变向时，所述第三二极管D3短路所述第四电阻R4直接对所述第二电容C2放电，加速信号传递，加速所述次级MOSFET管下降沿。
进一步可选的，第三电阻R3、第三电容C3构成所述第三延迟环节,该环节用于调整次级驱动能力和驱动波形，所述第三电阻R3对所述第三电容C3放电，增大所述第三电阻R3可延迟所述第三电容C3放电速度，减缓信号传递延迟所述次级MOSFET管开通。
进一步可选的，第四二极管D4、第二二极管D2、第五电阻R5、Q4组成所述加速关断环节，该环节在电路拓扑上与所述第三电阻R3、第三电容C3构成的所述第三延迟环节串联，上升或下降沿到达所述次级MOSFET管时所述第三延迟环节和所述加速环节同时工作。
进一步可选的，所述第二二极管D2、第五电阻R5直接向所述次级MOSFET管提供驱动，当驱动信号处于下降沿时，所述第四二极管D4造成Q4基极迅速拉低，短路所述第二二极管D2、所述第五电阻R5，组成所述加速关断环节，为加速所述次级MOSFET管关断提供足够的驱动能力。
本发明实施例提供的一种反激同步整流控制电路，提供次级同步整流信号以及驱动，使用了三角波作为驱动信号波形，并且单独控制初级MOSFET和次级同步整流MOSFET的上升沿和下降沿的驱动时间，避免单纯的死区时间无法满足电路调试需要，造成的占空比浪费或初次级共通。
附图说明
所包括的附图用来提供对本发明实施例的进一步的理解，其构成了说明书的一部分，用于例示本发明的实施例，并与文字描述一起来阐释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种反激同步整流控制电路结构示意图；
图2为图1所示电路的一种具体实现电路结构图。
具体实施方式
下面将结合附图对本发明的具体实施例进行详细说明。在下面的描述中，出于解释而非限制性的目的，阐述了具体细节，以帮助全面地理解本发明。然而，对本领域技术人员来说显而易见的是，也可以在脱离了这些具体细节的其它实施例中实践本发明。
在此需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的设备结构和/或处理步骤，而省略了与本发明关系不大的其他细节。
本发明实施例提供了一种反激同步整流控制电路，如图1所示，Q1为初级功率MOSFET、Q2为次级同步整流MOSFET，T1为隔离驱动变压器，传递驱动信号，IC1为驱动芯片，接受驱动信号提供驱动。
该电路包括第一延迟环节、第二延迟环节、第三延迟环节、加速环节、加速关断环节、IC驱动芯片、PWM信号、隔离驱动变压器、初级MOSFET管、次级MOSFET管和反向环节；
其中，第一延迟环节1由阻容构成，输入波形由PWM三角波提供，通过延迟环节进行相应的死区控制，并输出方波给Q1提供功率驱动方波，其输出端与第一MOSFET管的栅极相连；
第二延迟环节2和加速环节并联，并联后的电路输出端和反向环节的一端连接，输入波形由PWM三角波提供，第二延迟环节负责控制次级驱动信号时序，在需要Q2开通时，对驱动信号进行延迟，以造成对应死区时间，加速环节为可调环节，只在PWM下降时起作用，可以依据实际情况选择加速或减慢Q2的关断信号。
第三延迟环节和加速关断环节并联，并联后的电路输出端和IC驱动芯片的信号输入脚相连，IC驱动芯片的驱动输出脚和第二MOSFET管的栅极相连，分别在Q2的PWM驱动信号上升和下降两个沿起作用，固定延迟开通，加速关断，以保证Q2在任何负载条件下有稳定的死区时间和可靠关断。IC驱动芯片为Q2提供功率驱动信号，保证Q2驱动信号波形完整。
隔离驱动变压器的一端和反向环节的另一端连接，隔离驱动变压器的另一端和第三延迟环节的输入端连接；
PWM三角波同时进入第一延迟环节和第二延迟环节，通过第一延迟环节输出方波给初级MOSFET管提供功率驱动方波，并进行相应的死区控制；同时通过第二延迟环节和加速环节负责控制次级驱动信号时序，在需要次级MOSFET管开通时，对驱动信号进行延迟，以造成对应死区时间，加速环节可调，只在PWM下降时起作用，第三延迟环节和加速关断环节分别在次级MOSFET管的PWM驱动信号上升和下降两个沿起作用，固定延迟开通，加速关断，以保证次级MOSFET管在任何负载条件下有稳定的死区时间和可靠关断，IC驱动芯片为次级MOSFET管提供功率驱动信号，保证次级MOSFET管驱动信号波形完整，通过各延迟和加速环节相互调节，使用同一个PWM三角波，分别控制初级MOSFET管和次级MOSFET管驱动上升和下降四个沿的死区或重叠时间，以实现不同的电路控制策略。死区时间：通过各延迟和加速环节相互调节，可以分别控制Q1、Q2驱动上升和下降四个沿的死区或重叠时间，以实现不同的电路控制策略。
具体的，如图2所示，第一延迟环节由次级MOSFET管，第一电阻R1，第二电阻R2，第一电容C1组成，三角波到达时第二电阻R2向Q3充电，推后Q3基极到达开通电压的时间，第一电阻R1、第一电容C1进一步延迟驱动到达初级MOSFET管开通的电压的时间，延迟MOSFETQ1驱动上升沿，第二延迟环节由第四电阻R4、第二电容C2组成，用于减慢次级驱动信号变化，第四电阻R4向第二电容C2充电，减慢驱动信号高低变换速度，延迟次级MOSFET管上升沿。
加速环节由第三二极管D3构成，第三二极管为肖特基二极管，用于加速驱动信号向次级传递，在驱动信号变向时，第三二极管D3短路第四电阻R4直接对第二电容C2放电，加速信号传递，加速次级MOSFET管下降沿。
第三电阻R3、第三电容C3构成第三延迟环节,该环节用于调整次级驱动能力和驱动波形，第三电阻R3对第三电容C3放电，增大第三电阻R3可延迟第三电容C3放电速度，减缓信号传递延迟次级MOSFET管开通。
第四二极管D4、第二二极管D2、第五电阻R5、Q4组成加速关断环节，该环节在电路拓扑上与第三电阻R3、第三电容C3构成的第三延迟环节串联，上升或下降沿到达次级MOSFET管时第三延迟环节和加速环节同时工作。
第二二极管D2、第五电阻R5直接向次级MOSFET管提供驱动，当驱动信号处于下降沿时，第四二极管D4造成Q4基极迅速拉低，短路第二二极管D2、第五电阻R5，组成加速关断环节，为加速次级MOSFET管关断提供足够的驱动能力。
参照图2所示电路：
1、PWM提供三角波，延迟环节1由Q2，R1，R2，C1组成；
三角波到达时R2向Q3充电，推后Q3基极到达开通电压的时间，R1、C1进一步延迟驱动到达Q1开通的电压的时间，延迟MOSFETQ1驱动上升沿即，即延迟Q1开通。
2、延迟环节2由R4、C2组成，减慢次级驱动信号变化；
R4向C2充电，减慢驱动信号高低变换速度，延迟MOSFETQ2上升沿，即延迟Q2开通。
3、加速环节由反向恢复速度快的肖特基二极管D3构成，加速驱动信号向次级传递。
在驱动信号变向时，D3短路R4直接对C2放电，加速信号传递，加速MOSFETQ2下降沿，即加速Q2关断。
4、R3、C3构成延迟环节3,负责调整次级驱动能力和驱动波形。
R3对C3放电，增大R3可延迟C3放电速度，减缓信号传递延迟MOSFETQ2开通，即相对提前MOSFETQ1关断，即加速Q1关断。
5、D4、D2、R5、Q4组成加速关断环节，在电路拓扑上与R3、C3构成延迟环节3串联，但因为电路实际工作，上升或下降沿到达Q2时延迟环节和加速环节同时工作，所以在等效为并联环节。
D2、R5直接向Q2提供驱动，当驱动信号处于下降沿时，D4造成Q4基极迅速拉低，短路D2、R5，组成加速关断环节，为加速Q2关断提供足够的驱动能力。
6、T1为同名端反向的驱动变压器，组成反向环节，信号速度快时，可使用高速运放提前反向。
本实施例提供的一种反激同步整流控制电路，包含了3个延迟环节，2个加速环节，对应了MOSFET管Q1、Q2驱动共4个上升、下降沿，达到在同一PWM驱动波形条件下，用模拟方式单独调节Q1、Q2开通或关断时序，改变拓扑工作方式的目的，提供次级同步整流信号以及驱动，使用了三角波作为驱动信号波形，并且单独控制初级MOSFET和次级同步整流MOSFET的上升沿和下降沿的驱动时间，避免单纯的死区时间无法满足电路调试需要，造成的占空比浪费或初次级共通。
如上针对一种实施例描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施例中使用，和/或与其它实施例中的特征相结合或替代其它实施例中的特征使用。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤、组件或其组合的存在或附加。
这些实施例的许多特征和优点根据该详细描述是清楚的，因此所附权利要求旨在覆盖这些实施例的落入其真实精神和范围内的所有这些特征和优点。此外，由于本领域的技术人员容易想到很多修改和改变，因此不是要将本发明的实施例限于所例示和描述的精确结构和操作，而是可以涵盖落入其范围内的所有合适修改和等同物。
本发明未详细说明部分为本领域技术人员公知技术。

Claims (6)

1.一种反激同步整流控制电路，其特征在于，包括第一延迟环节、第二延迟环节、第三延迟环节、加速环节、加速关断环节、IC驱动芯片、PWM信号、隔离驱动变压器、初级MOSFET管、次级MOSFET管和反向环节；
其中，所述第一延迟环节由阻容构成，输入波形由PWM三角波提供，其输出端与第一MOSFET管的栅极相连；
所述第二延迟环节和所述加速环节并联，并联后的电路输出端和所述反向环节的一端连接，输入波形由PWM三角波提供；
所述第三延迟环节和所述加速关断环节并联，并联后的电路输出端和所述IC驱动芯片的信号输入脚相连，所述IC驱动芯片的驱动输出脚和所述第二MOSFET管的栅极相连；
所述隔离驱动变压器的一端和所述反向环节的另一端连接，所述隔离驱动变压器的另一端和所述第三延迟环节的输入端连接；
PWM三角波同时进入第一延迟环节和第二延迟环节，通过所述第一延迟环节输出方波给所述初级MOSFET管提供功率驱动方波，并进行相应的死区控制；同时通过所述第二延迟环节和所述加速环节负责控制次级驱动信号时序，在需要所述次级MOSFET管开通时，对驱动信号进行延迟，以造成对应死区时间，所述加速环节可调，只在PWM下降时起作用，所述第三延迟环节和所述加速关断环节分别在所述次级MOSFET管的PWM驱动信号上升和下降两个沿起作用，固定延迟开通，加速关断，以保证所述次级MOSFET管在任何负载条件下有稳定的死区时间和可靠关断，所述IC驱动芯片为所述次级MOSFET管提供功率驱动信号，保证所述次级MOSFET管驱动信号波形完整，通过各延迟和加速环节相互调节，使用同一个PWM三角波，分别控制所述初级MOSFET管和所述次级MOSFET管驱动上升和下降四个沿的死区或重叠时间，以实现不同的电路控制策略。
2.根据权利要求1所述的电路，其特征在于，所述第一延迟环节由所述次级MOSFET管，第一电阻R1，第二电阻R2，第一电容C1组成，三角波到达时所述第二电阻R2向Q3充电，推后Q3基极到达开通电压的时间，所述第一电阻R1、所述第一电容C1进一步延迟驱动到达所述初级MOSFET管开通的电压的时间，延迟MOSFETQ1驱动上升沿，所述第二延迟环节由第四电阻R4、第二电容C2组成，用于减慢次级驱动信号变化，所述第四电阻R4向所述第二电容C2充电，减慢驱动信号高低变换速度，延迟所述次级MOSFET管上升沿。
3.根据权利要求2所述的电路，其特征在于，所述加速环节由第三二极管D3构成，所述第三二极管为肖特基二极管，用于加速驱动信号向次级传递，在驱动信号变向时，所述第三二极管D3短路所述第四电阻R4直接对所述第二电容C2放电，加速信号传递，加速所述次级MOSFET管下降沿。
4.根据权利要求3所述的电路，其特征在于，第三电阻R3、第三电容C3构成所述第三延迟环节,该环节用于调整次级驱动能力和驱动波形，所述第三电阻R3对所述第三电容C3放电，增大所述第三电阻R3可延迟所述第三电容C3放电速度，减缓信号传递延迟所述次级MOSFET管开通。
5.根据权利要求4所述的电路，其特征在于，第四二极管D4、第二二极管D2、第五电阻R5、Q4组成所述加速关断环节，该环节在电路拓扑上与所述第三电阻R3、第三电容C3构成的所述第三延迟环节串联，上升或下降沿到达所述次级MOSFET管时所述第三延迟环节和所述加速环节同时工作。
6.根据权利要求5所述的电路，其特征在于，所述第二二极管D2、第五电阻R5直接向所述次级MOSFET管提供驱动，当驱动信号处于下降沿时，所述第四二极管D4造成Q4基极迅速拉低，短路所述第二二极管D2、所述第五电阻R5，组成所述加速关断环节，为加速所述次级MOSFET管关断提供足够的驱动能力。
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