CN105390447B - 一种用于虚拟栅极的氮化硅制备方法 - Google Patents
一种用于虚拟栅极的氮化硅制备方法 Download PDFInfo
- Publication number
- CN105390447B CN105390447B CN201510703870.XA CN201510703870A CN105390447B CN 105390447 B CN105390447 B CN 105390447B CN 201510703870 A CN201510703870 A CN 201510703870A CN 105390447 B CN105390447 B CN 105390447B
- Authority
- CN
- China
- Prior art keywords
- injection
- kev
- layer
- silicon nitride
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title abstract 3
- 229910052710 silicon Inorganic materials 0.000 title abstract 3
- 239000010703 silicon Substances 0.000 title abstract 3
- 238000000034 method Methods 0.000 claims abstract description 73
- 239000002184 metal Substances 0.000 claims abstract description 67
- 229910052751 metal Inorganic materials 0.000 claims abstract description 67
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000002347 injection Methods 0.000 claims description 173
- 239000007924 injection Substances 0.000 claims description 173
- 230000008569 process Effects 0.000 claims description 51
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 43
- 238000000151 deposition Methods 0.000 claims description 41
- 239000007789 gas Substances 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 22
- 238000000231 atomic layer deposition Methods 0.000 claims description 15
- 238000001312 dry etching Methods 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 15
- 239000002253 acid Substances 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 8
- 238000000227 grinding Methods 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 229910052681 coesite Inorganic materials 0.000 claims description 7
- 229910052906 cristobalite Inorganic materials 0.000 claims description 7
- 229910052682 stishovite Inorganic materials 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 229910052905 tridymite Inorganic materials 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 238000007517 polishing process Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 5
- 229910005883 NiSi Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 53
- 238000010586 diagram Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910021334 nickel silicide Inorganic materials 0.000 description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及半导体制造领域，尤其涉及一种用于虚拟栅极的氮化硅制备方法。一种用于虚拟栅极的氮化硅制备方法，方法包括：步骤S1：提供一衬底，在衬底上形成虚拟氮化硅栅极；步骤S2：根据虚拟氮化硅栅极，形成PMOS金属栅极；步骤S3：根据虚拟氮化硅栅极，形成NMOS金属栅极。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种用于虚拟栅极的氮化硅制备方法。
背景技术
随着超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的飞速发展，MOS器件的尺寸不断地减小。为增加器件的反应速度、提高驱动电流与存储电容的容量，器件中栅氧化层的厚度不断地降低。然而，随之而来的两个问题成为了阻碍集成电路进一步发展的重要因素：击穿和漏电。当技术节点到45纳米以下，传统的Poly/SiON Gate堆叠结构已经不能满足器件的漏电要求，由于漏电过大导致器件无法正常工作。
发明内容
针对现有技术中存在的不足，本发明提供一种用于虚拟栅极的氮化硅制备方法，用于高K虚拟栅极，并且通过引入Ar+、Xe+、C+、F+、Si+、N+、N2 +、Ge+或In+IMP来增加氮化硅的膜质的疏松度，为后续的选择性干法刻蚀提供更大的工艺窗口。
本发明采用如下技术方案：
一种用于虚拟栅极的氮化硅制备方法，所述方法包括：
步骤S1：提供一衬底，在所述衬底上形成虚拟氮化硅栅极；
步骤S2：根据所述虚拟氮化硅栅极，形成PMOS金属栅极；
步骤S3：根据所述虚拟氮化硅栅极，形成NMOS金属栅极。
优选的，所述步骤S1具体包括：
步骤S11a：提供一具有隔离结构、P阱区、N阱区的CMOS晶片；
步骤S11b：对所述CMOS晶片进行酸槽清洗后，生长一层SiO2层；
步骤S11c：于所述SiO2层上沉积高K介质层，并于所述高K介质层上采用原子层沉积方法沉积氮化物层；
步骤S11d：以光刻胶作为掩膜，保留所述P阱区和所述N阱区上方的氮化物层，并进行侧墙的沉积与刻蚀；
步骤S11e：对所述P阱区与所述N阱区进行离子注入。
优选的，所述原子层沉积的工艺温度为350℃，工艺气体为DCS和NH3。
优选的，所述步骤S1具体包括：
步骤S12a：提供一具有隔离结构、P阱区、N阱区的CMOS晶片；
步骤S12b：对所述CMOS晶片进行酸槽清洗后，生长一层SiO2层；
步骤S12c：于所述SiO2层上沉积高K介质层，并于所述高K介质层上采用原子层沉积方法沉积氮化物层；
步骤S12d：对所述氮化物层进行第一离子注入，之后以光刻胶作为掩膜，保留所述P阱区和所述N阱区上方的氮化物层，并进行侧墙的沉积与刻蚀；
步骤S12e：对所述P阱区与所述N阱区进行第二离子注入。
优选的，所述原子层沉积的工艺温度为450℃，工艺气体为DCS和NH3。
优选的，所述步骤S12d中的第一离子注入，注入源种为Ar+或Xe+或C+或F+或Si+或N+或N2 +或Ge+或In+；其中，
进行Ge+注入时注入能量为6Kev～60Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行In+注入时注入能量为10Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Ar+注入时，注入能量为3.3Kev～50Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行Xe+注入时，注入能量为11Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行C+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行F+注入时，注入能量为1.6Kev～24Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Si+注入时，注入能量为1Kev～25Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N2 +注入时，注入能量为2Kev～30Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
优选的，所述步骤S2具体包括：
步骤S21：经过镍金属硅化物工艺，形成源漏处的NiSi；
步骤S22：沉积ILD介质层，再通过化学机械抛光工艺的研磨至氮化物栅极露出；
步骤S23：使用所述光刻胶作为掩模，以保护所述NMOS处的氮化物，经过干法刻蚀，去除PMOS处的虚拟氮化硅栅，之后使用酸槽去除剩余的氮化硅；
步骤S24：依次沉积功函数金属层、金属阻挡层和金属层，形成所述PMOS金属栅极；
步骤S25：使用化学机械抛光工艺研磨至NMOS氮化硅栅极露出。
优选的，所述步骤S23中干法刻蚀的工艺气体为CH3F和O2和He，流量为100sccm，工艺温度60℃。
优选的，所述步骤S3具体包括：
步骤S31：使用所述光刻胶为掩模，保护所述PMOS处的金属栅，经过干法刻蚀，去除所述NMOS处的虚拟氮化硅栅，之后使用所述酸槽去除残余的氮化硅；
步骤S32：依次沉积所述功函数金属层、金属阻挡层和金属层，形成NMOS金属栅极；
步骤S33：通过化学机械抛光工艺研磨至所述ILD介质层。
优选的，所述步骤S31中的干法刻蚀的工艺气体为CH3F和O2和He，流量为100sccm，工艺温度60℃。
本发明的有益效果是：
本发明提供氮化硅膜来取代传统的虚拟栅极的多晶硅，用于高K虚拟栅极。氮化硅的晶粒尺寸比非晶硅的小，具有良好的表面平整性，能够改善用于沉积高K金属栅的沟槽的侧壁的平整度。另外，通过Ar+、Xe+、C+、F+、Si+、N+、N2 +、Ge+或In+IMP来增加氮化硅膜的疏松度，由于改性后氮化硅膜具有更疏松的结构，能够给后续的选择性干法刻蚀提供更大的工艺窗口。
附图说明
图1为本发明中半导体衬底的结构示意图；
图2为本发明离子注入后CMOS结构示意图；
图3为本发明PMOS高K或金属栅极形成后的CMOS结构示意图；
图4为本发明NMOS高K或金属栅极形成后的CMOS结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
下面结合附图对本发明的具体实施方式作进一步的说明：
实施例一
图1为本发明中半导体衬底的结构示意图，如图1所示，首先虚拟氮化硅栅极形成：使用具有隔离结构、P阱和N阱结构的CMOS晶片经过酸槽清洗，然后生长一层超薄二氧化硅(SiO2)层，接着沉积一层高K(High K)介质层；
之后沉积原子层沉积(ALD)氮化物(Nitride)，其工艺温度为350℃，工艺气体为DCS和NH3，使用光刻胶作为掩模，保留NMOS和PMOS的ALD Nitride；
图2为本发明离子注入后CMOS结构示意图，之后侧墙沉积和刻蚀后，再进行N+和P+等一系列离子注入，形成如图2的CMOS结构。形成虚拟氮化硅栅极后，形成PMOS高K或金属栅极(Metal Gate)：主要步骤如下：经过镍金属硅化物(Nickel Salicide)工艺，形成源漏处的硅化镍NiSi；沉积ILD介质层，再通过CMP研磨至金属硅化物(Nitride0栅极露出；使用光刻胶作为掩模，保护NMOS处的Nitride，经过干法刻蚀，其工艺气体及所对应的工艺气体含量为CH3F，250sccm，O2，250sccm，He，100sccm，工艺温度60℃，去除PMOS处的虚拟氮化硅栅，然后使用酸槽去除残余的氮化硅；然后依次沉积功函数金属层、金属阻挡层和金属层，形成PMOS金属栅极；图3为本发明PMOS高K或金属栅极形成后的CMOS结构示意图，如图3所示，使用CMP研磨至NMOS氮化硅栅极露出。
最后进行NMOS高K或Metal Gate的形成：首先，使用光刻胶为掩模，保护PMOS处的金属栅，经过干法刻蚀，其中采用的工艺气体为CH3F，流量为250sccm，O2，流量为250sccm，He，流量为100sccm，工艺温度60℃，去除NMOS处的虚拟氮化硅栅；然后使用酸槽去除残余的氮化硅；然后依次沉积功函数金属层、金属阻挡层和金属层，形成NMOS金属栅极；图4为本发明NMOS高K或金属栅极形成后的CMOS结构示意图，如图4所示，最后通过CMP研磨至ILD介质层。
实施例二
晶体管的“高K栅介质层+金属栅极”堆叠所构成的高K金属栅(High K MetalGate)能够解决上述问题，从而改善器件的性能。所述的金属栅的常用后栅工艺(Gate-Last)形成，所述后栅工艺的基本流程是：首先在器件中形成HighK/SiO2栅极介质层，然后在HighK/SiO2介质层上覆盖一层虚拟多晶硅栅极(Dummy Poly Gate)，接着沉积层间介质层(ILD)，使用化学机械抛光工艺(CMP)对层间介质层进行平坦化至露出虚拟多晶硅栅极；去除虚拟多晶硅栅极，形成沟槽，然后在所述沟槽内部形成高K栅介质层，再沉积金属层填充所述沟槽形成金属栅。
后栅工艺中，虚拟栅极的多晶硅的晶粒尺寸(Grain Size)具有关键的作用，直接影响用于沉积高K金属栅的沟槽的侧壁的平整度。良好的沟槽侧壁的平整度能够提高器件的漏电等性能。晶粒尺寸越小，越容易形成具有良好平整度的沟槽表面。常用虚拟栅极的多晶硅是使用低压化学气相沉积(LPCVD)设备，使用硅烷(SiH4)为工艺气体，在温度530℃～550℃，压力0.1Torr～0.5Torr的条件下成膜，该条件下的膜为非晶硅(Amorphous Poly)。
与实施例一主要的不同指出在于虚拟氮化硅栅极形成，其具体步骤为：使用具有隔离结构、P阱和N阱结构的CMOS晶片，如图1所述，经过酸槽清洗，然后生长一层超薄SiO2层，接着沉积一层High K介质层，之后沉积ALD Nitride，其工艺温度为450℃，工艺气体为DCS和NH3，然后离子注入ALD Nitride，离子注入的源种为N+，注入能量10Kev，注入剂量1E15，然后使用光刻胶作为掩模，保留NMOS和PMOS的ALD Nitride；侧墙沉积和刻蚀后，再进行N+和P+等一系列离子注入，形成如图2的CMOS结构。
形成虚拟氮化硅栅极后，形成PMOS高K或金属栅极(Metal Gate)：主要步骤如下：经过镍金属硅化物(Nickel Salicide)工艺，形成源漏处的硅化镍NiSi；沉积ILD介质层，再通过CMP研磨至金属硅化物(Nitride0栅极露出；使用光刻胶作为掩模，保护NMOS处的Nitride，经过干法刻蚀，其工艺气体及所对应的工艺气体含量为CH3F，250sccm，O2，250sccm，He，100sccm，工艺温度60℃，去除PMOS处的虚拟氮化硅栅，然后使用酸槽去除残余的氮化硅；然后依次沉积功函数金属层、金属阻挡层和金属层，形成PMOS金属栅极；图3为本发明PMOS高K或金属栅极形成后的CMOS结构示意图，如图3所示，使用CMP研磨至NMOS氮化硅栅极露出。
最后进行NMOS高K或Metal Gate的形成：首先，使用光刻胶为掩模，保护PMOS处的金属栅，经过干法刻蚀，其中采用的工艺气体为CH3F，流量为250sccm，O2，流量为250sccm，He，流量为100sccm，工艺温度60℃，去除NMOS处的虚拟氮化硅栅；然后使用酸槽去除残余的氮化硅；然后依次沉积功函数金属层、金属阻挡层和金属层，形成NMOS金属栅极；图4为本发明NMOS高K或金属栅极形成后的CMOS结构示意图，如图4所示，最后通过CMP研磨至ILD介质层。
本实施例中的氮化硅沉积的方法可以包括：
CVD氮化硅沉积：工艺气体为DCS和NH3或ND3，工艺温度为500℃～700℃，压力为0.1～500Torr；
HCD氮化硅沉积：工艺气体HCD和NH3或ND3，工艺温度为500℃～700℃，压力为0.1～500Torr；
ALD氮化硅沉积：工艺气体DCS和NH3或ND3，工艺温度为300℃～700℃；
CVD氮化硅沉积：工艺气体为DCS和NH3或ND3，工艺温度为500℃～700℃，压力为0.1～500Torr；Ar+、Xe+、C+、F+、Si+、N+、N2 +、Ge+、In+离子注入氮化硅膜，得到虚拟栅极的氮化硅：进行Ge+注入时注入能量为6Kev～60Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行In+注入时注入能量为10Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Ar+注入时，注入能量为3.3Kev～50Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行Xe+注入时，注入能量为11Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行C+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行F+注入时，注入能量为1.6Kev～24Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Si+注入时，注入能量为1Kev～25Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N2 +注入时，注入能量为2Kev～30Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；HCD氮化硅沉积：工艺气体HCD和NH3或ND3，工艺温度为500℃～700℃，压力为0.1～500Torr；Ar+、Xe+、C+、F+、Si+、N+、N2 +、Ge+、In+离子注入氮化硅膜，得到虚拟栅极的氮化硅：进行Ge+注入时注入能量为6Kev～60Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行In+注入时注入能量为10Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Ar+注入时，注入能量为3.3Kev～50Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行Xe+注入时，注入能量为11Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行C+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行F+注入时，注入能量为1.6Kev～24Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Si+注入时，注入能量为1Kev～25Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N2 +注入时，注入能量为2Kev～30Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；
ALD氮化硅沉积：工艺气体DCS和NH3或ND3，工艺温度为300℃～700℃；Ar+、Xe+、C+、F+、Si+、N+、N2 +、Ge+、In+离子注入氮化硅膜，得到虚拟栅极的氮化硅：进行Ge+注入时注入能量为6Kev～60Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行In+注入时注入能量为10Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Ar+注入时，注入能量为3.3Kev～50Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行Xe+注入时，注入能量为11Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行C+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行F+注入时，注入能量为1.6Kev～24Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Si+注入时，注入能量为1Kev～25Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N2 +注入时，注入能量为2Kev～30Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
综上所述，本发明提供氮化硅的制造方法，用于高K虚拟栅极，虚拟氮化硅去除后的沟槽表面具有良好的平整度，从而提高器件的漏电等性能。另外，通过引入Ar+、Xe+、C+、F+、Si+、N+、N2 +、Ge+或In+IMP来增加氮化硅的膜质的疏松度，为后续的选择性干法刻蚀提供更大的工艺窗口。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (9)
1.一种用于虚拟栅极的氮化硅制备方法，其特征在于，所述方法包括：
步骤S1：提供一衬底，在所述衬底上形成虚拟氮化硅栅极；
步骤S2：根据所述虚拟氮化硅栅极，形成PMOS金属栅极；
步骤S3：根据所述虚拟氮化硅栅极，形成NMOS金属栅极；
其中，所述步骤S1具体包括：
步骤S12a：提供一具有隔离结构、P阱区、N阱区的CMOS晶片；
步骤S12b：对所述CMOS晶片进行酸槽清洗后，生长一层SiO2层；
步骤S12c：于所述SiO2层上沉积高K介质层，并于所述高K介质层上采用原子层沉积方法沉积氮化物层；
步骤S12d：对所述氮化物层进行第一离子注入，之后以光刻胶作为掩膜，保留所述P阱区和所述N阱区上方的氮化物层，并进行侧墙的沉积与刻蚀；
步骤S12e：对所述P阱区与所述N阱区进行第二离子注入。
2.根据权利要求1所述的用于虚拟栅极的氮化硅制备方法，其特征在于，所述步骤S1具体包括：
步骤S11a：提供一具有隔离结构、P阱区、N阱区的CMOS晶片；
步骤S11b：对所述CMOS晶片进行酸槽清洗后，生长一层SiO2层；
步骤S11c：于所述SiO2层上沉积高K介质层，并于所述高K介质层上采用原子层沉积方法沉积氮化物层；
步骤S11d：以光刻胶作为掩膜，保留所述P阱区和所述N阱区上方的氮化物层，并进行侧墙的沉积与刻蚀；
步骤S11e：对所述P阱区与所述N阱区进行离子注入。
3.根据权利要求2所述的用于虚拟栅极的氮化硅制备方法，其特征在于，所述原子层沉积的工艺温度为350℃，工艺气体为DCS和NH3。
4.根据权利要求1所述的用于虚拟栅极的氮化硅制备方法，其特征在于，所述原子层沉积的工艺温度为450℃，工艺气体为DCS和NH3。
5.根据权利要求1所述的用于虚拟栅极的氮化硅制备方法，其特征在于，所述步骤S12d中的第一离子注入，注入源种为Ar+或Xe+或C+或F+或Si+或N+或N2 +或Ge+或In+；其中，
进行Ge+注入时注入能量为6Kev～60Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行In+注入时注入能量为10Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Ar+注入时，注入能量为3.3Kev～50Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行Xe+注入时，注入能量为11Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行C+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行F+注入时，注入能量为1.6Kev～24Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；进行Si+注入时，注入能量为1Kev～25Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；进行N2 +注入时，注入能量为2Kev～30Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
6.根据权利要求1或2任意一个所述的用于虚拟栅极的氮化硅制备方法，其特征在于，所述步骤S2具体包括：
步骤S21：经过镍金属硅化物工艺，形成源漏处的NiSi；
步骤S22：沉积ILD介质层，再通过化学机械抛光工艺的研磨至氮化物栅极露出；
步骤S23：使用所述光刻胶作为掩模，以保护所述NMOS处的氮化物，经过干法刻蚀，去除PMOS处的虚拟氮化硅栅，之后使用酸槽去除剩余的氮化硅；
步骤S24：依次沉积功函数金属层、金属阻挡层和金属层，形成所述PMOS金属栅极；
步骤S25：使用化学机械抛光工艺研磨至NMOS氮化硅栅极露出。
7.根据权利要求6所述的用于虚拟栅极的氮化硅制备方法，其特征在于，所述步骤S23中干法刻蚀的工艺气体为CH3F和O2和He，He的气体流量为100sccm，工艺温度60℃。
8.根据权利要求6所述的用于虚拟栅极的氮化硅制备方法，其特征在于，所述步骤S3具体包括：
步骤S31：使用所述光刻胶为掩模，保护所述PMOS处的金属栅，经过干法刻蚀，去除所述NMOS处的虚拟氮化硅栅，之后使用所述酸槽去除残余的氮化硅；
步骤S32：依次沉积所述功函数金属层、金属阻挡层和金属层，形成NMOS金属栅极；
步骤S33：通过化学机械抛光工艺研磨至所述ILD介质层。
9.根据权利要求8所述的用于虚拟栅极的氮化硅制备方法，其特征在于，所述步骤S31中的干法刻蚀的工艺气体为CH3F和O2和He，He的气体流量为100sccm，工艺温度60℃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510703870.XA CN105390447B (zh) | 2015-10-26 | 2015-10-26 | 一种用于虚拟栅极的氮化硅制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510703870.XA CN105390447B (zh) | 2015-10-26 | 2015-10-26 | 一种用于虚拟栅极的氮化硅制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105390447A CN105390447A (zh) | 2016-03-09 |
| CN105390447B true CN105390447B (zh) | 2018-09-04 |
Family
ID=55422579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510703870.XA Active CN105390447B (zh) | 2015-10-26 | 2015-10-26 | 一种用于虚拟栅极的氮化硅制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105390447B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108875098B (zh) * | 2017-05-10 | 2022-01-04 | 中国科学院微电子研究所 | 一种高k金属栅的化学机械研磨工艺建模方法和装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104241109A (zh) * | 2013-06-17 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN104269358A (zh) * | 2014-09-16 | 2015-01-07 | 复旦大学 | 半导体器件的制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7871915B2 (en) * | 2008-09-26 | 2011-01-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming metal gates in a gate last process |
-
2015
- 2015-10-26 CN CN201510703870.XA patent/CN105390447B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104241109A (zh) * | 2013-06-17 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN104269358A (zh) * | 2014-09-16 | 2015-01-07 | 复旦大学 | 半导体器件的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105390447A (zh) | 2016-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9209243B2 (en) | Method of forming a shallow trench isolation structure | |
| JP5282419B2 (ja) | 半導体装置及びその製造方法 | |
| US8022486B2 (en) | CMOS semiconductor device | |
| TWI495013B (zh) | 積體電路及其形成方法 | |
| US8350335B2 (en) | Semiconductor device including off-set spacers formed as a portion of the sidewall | |
| US10515809B2 (en) | Selective high-K formation in gate-last process | |
| US20090309140A1 (en) | IN-SITU CARBON DOPED e-SiGeCB STACK FOR MOS TRANSISTOR | |
| US20100052071A1 (en) | Engineered oxygen profile in metal gate electrode and nitrided high-k gate dielectrics structure for high performance pmos devices | |
| US8629508B2 (en) | Semiconductor device and method of manufacture | |
| CN102117745A (zh) | 半导体结构及其制造方法 | |
| US8987095B2 (en) | Method of fabricating a carbon-free dielectric layer over a carbon-doped dielectric layer | |
| US20130105918A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20150187903A1 (en) | Fringe capacitance reduction for replacement gate cmos | |
| WO2013166631A1 (zh) | 半导体器件制造方法 | |
| US20150270142A1 (en) | De-oxidation of metal gate for improved gate performance | |
| US20150287611A1 (en) | Semiconductor devices and fabrication method thereof | |
| US7892929B2 (en) | Shallow trench isolation corner rounding | |
| CN103545185B (zh) | 一种采用伪栅极制造半导体器件的方法 | |
| CN105390447B (zh) | 一种用于虚拟栅极的氮化硅制备方法 | |
| KR100821089B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| TW200403763A (en) | Manufacturing method of semiconductor integrated circuit device | |
| US9871035B2 (en) | Semiconductor device with metal silicide blocking region and method of manufacturing the same | |
| US20070148927A1 (en) | Isolation structure of semiconductor device and method for forming the same | |
| CN106558547B (zh) | 一种半导体器件及其制造方法 | |
| US9349814B2 (en) | Gate height uniformity in semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |