CN105138795B - 一种soi基的pn结建模方法 - Google Patents
一种soi基的pn结建模方法 Download PDFInfo
- Publication number
- CN105138795B CN105138795B CN201510580438.6A CN201510580438A CN105138795B CN 105138795 B CN105138795 B CN 105138795B CN 201510580438 A CN201510580438 A CN 201510580438A CN 105138795 B CN105138795 B CN 105138795B
- Authority
- CN
- China
- Prior art keywords
- junction
- stage
- capacitance
- threshold voltage
- phi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种基于SOI的PN结建模方法，包括：a)根据PN结上所加偏压的范围，将PN结的工作区域分为三个阶段，分别为：第一阶段，其中PN结上所加的偏压大于第一阈值电压V1；第二阶段，其中PN结上所加的偏压小于第一阈值电压V1且大于第二阈值电压V2；第三阶段，其中PN结上所加的偏压小于第二阈值电压V2；b)对处于上述三个阶段的PN结分别建模，其中，构造第一阶段函数C1(x)和第三阶段函数C3(x)分别对处于第一阶段和第三阶段的PN结进行拟合；构造第二单调函数C2(x)对处于第二阶段的PN结的电容进行拟合，该函数满足:C2(V1)＝C1(V1)；C2(V2)＝C3(V2)。本发明能够准确的对注入不到底的SOI基PN结的底面结电容进行拟合。
Description
技术领域
本发明涉及IC器件提参建模领域，尤其涉及一种SOI基的PN结建模方法。
背景技术
随着集成电路技术的发展和越来越广泛的应用，集成电路设计时必须考虑其高可靠性、高性能、低成本的要求，人们对IC CAD软件统计容差分析、优化设计、成品率、成本分析及可靠性预测的功能和精度要求也越来越高。
PN结不仅仅是一种常用器件，而且MOSFET中一般都存在寄生的源体PN结和漏体PN结，所以PN结模型的精度直接影响了电路仿真的精度，有必要对PN结的模型加以研究。
基于SOI的PN结与传统的基于体硅的PN结有所不同，由于SOI的硅膜较薄，当注入到底(即注入与BOX相接)时，如图1(a)所示，该器件不存在底面结，只有侧面结，这种情况下用普通的PN结模型就可以拟合(只要设置底面结电容参数为0即可)。而对于注入不到底的SOI基PN结，如图1(b)所示，其底面结不为0，但是当电压加到一定程度后，PN结的耗尽区与BOX层会相接，此时如果继续增大电压，底面结便不会再表现出电容特性。对于这种PN结，目前还没有较好的模型能够对其拟合，特别是没有一种能够很好的表征注入不到底的SOI基PN结底面结电容随着所加电压的变化而产生变化这一过程。
发明内容
为了有效的解决上述问题，本发明提供了一种SOI基的PN结建模方法，该方法能够准确的对注入不到底的SOI基PN结的底面结电容进行拟合。该方法包括：
a)根据PN结上所加偏压的范围，将PN结的工作区域分为三个阶段，分别为：
第一阶段，其中PN结上所加的偏压大于第一阈值电压V1；
第二阶段，其中PN结上所加的偏压小于第一阈值电压V1且大于第二阈值电压V2；
第三阶段，其中PN结上所加的偏压小于第二阈值电压V2；
b)对处于上述三个阶段的PN结分别建模，其中，
构造第一阶段函数C1(x)和第三阶段函数C3(x)分别对处于第一阶段和第三阶段的PN结进行拟合；
构造第二单调函数C2(x)对处于第二阶段的PN结的电容进行拟合，该函数满足:
C2(V1)＝C1(V1)；
C2(V2)＝C3(V2)。
其中，所述第一阈值电压V1的值大于第二阈值电压V2。
其中，在步骤a)中，当PN结上所加的偏压处于第一阶段时，PN结电容包括底面结电容和侧面结电容。
其中，在步骤a)中，当PN结上所加的偏压处于第二阶段时，PN结电容包括底面结电容和侧面结电容，且底面结电容的影响随着所加偏压的减小而降低。
其中，在步骤a)中，当PN结上所加的偏压处于第三阶段时，PN结电容包括侧面结电容。
本发明提出了一种SOI基的PN结建模方法，该方法通过对注入不倒地的SOI基PN结的工作区域进行分区，对不同的区域采用不同的模型，特别的提出了针对处于过渡区，即所加偏压处于第二阶段的PN结进行拟合的单调函数C2(x)，由于该函数满足:C2(V1)＝C1(V1)；C2(V2)＝C3(V2)，因此能够准确的对注入不到底的SOI基PN结的底面结电容进行拟合，有效弥补了现有技术的不足。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1(a)和图1(b)分别为注入到底的SOI基PN结和注入不到底的SOI基PN结的结构示意图；
图2为本专利提出的SOI基的PN结CV曲线拟合图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。
本发明提供了一种SOI基的PN结建模方法，该方法能够准确的对注入不到底的SOI基PN结的底面结电容进行拟合。下面将结合附图，对本发明的一个实施例进行详细说明。
首先，根据PN结上所加偏压Vd的范围，将PN结的工作区域分为三个阶段，分别为：
第一阶段，其中PN结上所加的偏压大于第一阈值电压V1，即Vd>V1；
第二阶段，其中PN结上所加的偏压小于第一阈值电压V1且大于第二阈值电压V2，即V1>Vd>V2；
第三阶段，其中PN结上所加的偏压小于第二阈值电压V2，即V2>Vd；
接下来，对处于上述三个阶段的PN结分别建模。目前常规PN结的模型有多种，本领域中的技术人员可以根据需要选择不同的方法实现常规PN结建模，本实施例中的建模方法仅解释为对本发明的支持，而不能解释为对本发明的限制。
首先对将要用到的参数加以说明：
area为PN结面积，pj为PN结周长，cjo为单位面积电容，cjsw为单位边长电容。Vd为PN结电压，phi为PN结导通电压，m为拟合参数，V1为电容开始剧烈减小时的电压，V2为开始基本没有底面电容时的电压，a,b为过渡区拟合参数。
接下来，构造第一阶段函数C1(x)和第三阶段函数C3(x)分别对处于第一阶段和第三阶段的PN结进行拟合。
当PN结上所加的偏压处于第一阶段时，PN结电容包括底面结电容和侧面结电容，因此第一阶段可采用传统的PN结模型，例如：
C1(Vd)＝(area*cjo+pj*cjsw)*phi*(1-pow((1-Vd/phi),(1-m)))/(1-m)；
当PN结上所加的偏压处于第三阶段时，PN结电容包括侧面结电容，因此第三阶段除了area＝0外，其余与传统PN结模型基本没有区别，例如：
C3(Vd)＝pj*cjsw*phi*(1-pow((1-Vd/phi),(1-m)))/(1-m)。
最后，构造第二单调函数C2(x)对处于第二阶段的PN结的电容进行拟合。当PN结上所加的偏压处于第二阶段时，PN结电容包括底面结电容和侧面结电容，且底面结电容的影响随着所加偏压的减小而降低。因此，在第二阶段中，要注意PN结的电容基本为一单调函数，并使得当所加偏压等于第一阈值电压V1时，第一阶段的函数与第二阶段的函数所得到的电容值相等，所加偏压等于第一阈值电压V2时，第三阶段的函数与第二阶段的函数所得到的电容值相等，即：
C2(V1)＝C1(V1)；
C2(V2)＝C3(V2)。
在我们的模型中，过渡区的电容为一线性单调函数，所以C2(Vd)中与area变化相关的部分为二次函数，即
C2(Vd)＝area*cjo*(a+b*Vd)*Vd+pj*cjsw*phi*(1-pow((1-Vd/phi),(1-m)))/(1-m)；
根据电容的连续性可以计算出
b＝pow((1-Vd/phi),-m)/(2*(V1-V2))；
a＝-2*b*V2；
与电容相关的Verilog-A代码如下所示
……
b＝pow((1-Vd/phi),-m)/(2*(V1-V2))；
a＝-2*b*V2；
if((Vd>＝V2)&&(Vd<＝V1))begin
Qd＝area*cjo*(a+b*Vd)*Vd+pj*cjsw*phi*(1-pow((1-Vd/phi),(1-m)))/(1-m)；
end else if(Vd<V2)begin
Qd＝pj*cjsw*phi*(1-pow((1-Vd/phi),(1-m)))/(1-m)；
end else if(Vd>V1)begin
Qd＝(area*cjo+pj*cjsw)*phi*(1-pow((1-Vd/phi),(1-m)))/(1-m)；
end
……
图2为采用此模型的PN结CV拟合曲线，可以看到此模型很好的拟合了电容突变的这一现象，另外由此模型可以通过改变V1，V2的值(不需要调节其他参数)很方便的改变过渡区的区间，方便其他工艺的PN结电容参数的提取。
本发明提出了一种SOI基的PN结建模方法，该方法通过对注入不倒地的SOI基PN结的工作区域进行分区，对不同的区域采用不同的模型，特别的提出了针对处于过渡区，即所加偏压处于第二阶段的PN结进行拟合的单调函数C2(x)，由于该函数满足:C2(V1)＝C1(V1)；C2(V2)＝C3(V2)，因此能够准确的对注入不到底的SOI基PN结的底面结电容进行拟合，有效弥补了现有技术的不足。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
Claims (5)
1.一种基于SOI的PN结建模方法，包括：
a)根据PN结上所加偏压的范围，将PN结的工作区域分为三个阶段，分别为：
第一阶段，其中PN结上所加的偏压大于第一阈值电压V1；
第二阶段，其中PN结上所加的偏压小于第一阈值电压V1且大于第二阈值电压V2；
第三阶段，其中PN结上所加的偏压小于第二阈值电压V2；
b)对处于上述三个阶段的PN结分别建模，其中，
构造第一阶段函数C1(x)和第三阶段函数C3(x)分别对处于第一阶段和第三阶段的PN结进行拟合，C1(x)和C3(x)分别满足：
C1(Vd)＝(area*cjo+pj*cjsw)*phi*(1-pow((1-Vd/phi),(1-m)))/(1-m)，
C3(Vd)＝pj*cjsw*phi*(1-pow((1-Vd/phi),(1-m)))/(1-m)；
构造第二单调函数C2(x)对处于第二阶段的PN结的电容进行拟合，该函数满足:
C2(V1)＝C1(V1)；
C2(V2)＝C3(V2)；
其中area为PN结面积，pj为PN结周长，cjo为单位面积电容，cjsw为单位边长电容，Vd为PN结电压，phi为PN结导通电压，m为拟合参数，V1为电容开始剧烈减小时的电压，V2为开始没有底面电容时的电压，a,b为过渡区拟合参数；第一阈值电压V1和第二阈值电压V2的值是代入符号考虑的。
2.根据权利要求1所述的方法，其中，在步骤a)中，所述第一阈值电压V1的值大于第二阈值电压V2的值。
3.根据权利要求1所述的方法，其中，在步骤a)中，当PN结上所加的偏压处于第一阶段时，PN结电容包括底面结电容和侧面结电容。
4.根据权利要求1所述的方法，其中，在步骤a)中，当PN结上所加的偏压处于第二阶段时，PN结电容包括底面结电容和侧面结电容，且底面结电容的影响随着所加偏压的减小而降低。
5.根据权利要求1所述的方法，其中，在步骤a)中，当PN结上所加的偏压处于第三阶段时，PN结电容包括侧面结电容。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510580438.6A CN105138795B (zh) | 2015-09-11 | 2015-09-11 | 一种soi基的pn结建模方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510580438.6A CN105138795B (zh) | 2015-09-11 | 2015-09-11 | 一种soi基的pn结建模方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105138795A CN105138795A (zh) | 2015-12-09 |
| CN105138795B true CN105138795B (zh) | 2018-07-13 |
Family
ID=54724142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510580438.6A Active CN105138795B (zh) | 2015-09-11 | 2015-09-11 | 一种soi基的pn结建模方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105138795B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562523A1 (en) * | 1992-03-24 | 1993-09-29 | Seiko Instruments Inc. | Semiconductor rays detector with a reading condenser |
| CN102789530A (zh) * | 2012-07-17 | 2012-11-21 | 中国科学院微电子研究所 | Soi mos器件的建模方法 |
-
2015
- 2015-09-11 CN CN201510580438.6A patent/CN105138795B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562523A1 (en) * | 1992-03-24 | 1993-09-29 | Seiko Instruments Inc. | Semiconductor rays detector with a reading condenser |
| CN102789530A (zh) * | 2012-07-17 | 2012-11-21 | 中国科学院微电子研究所 | Soi mos器件的建模方法 |
Non-Patent Citations (3)
| Title |
|---|
| MOS器件模型参数提取;郭超;《中国优秀博硕士学位论文全文数据库(硕士) 信息科技辑》;20050315(第1期);第I135-147页 * |
| SPIC中器件的设计、模型及参数提取研究;苏健;《中国优秀博硕士学位论文全文数据库(硕士) 信息科技辑》;20050315(第1期);第I135-124页 * |
| 利用半导体pn结结电容构成的沟道式电容器;吕垚 等;《电子元件与材料》;20091005;第28卷(第10期);第11-14页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105138795A (zh) | 2015-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101442335B1 (ko) | ＦｉｎＦＥＴ 설계를 위한 ＬＶＳ 구현 | |
| CN102789530B (zh) | Soi mos器件的建模方法 | |
| JP6083704B2 (ja) | トンネルｆｅｔのデバイスシミュレーション方法及びシステム並びにトンネルｆｅｔのコンパクトモデル設計方法及びコンパクトモデル | |
| JP2008058313A (ja) | 漏れ電流測定方法及び装置 | |
| Zong et al. | A new surface potential-based compact model for a-IGZO TFTs in RFID applications | |
| CN104362174A (zh) | Soi动态阈值晶体管 | |
| CN105138795B (zh) | 一种soi基的pn结建模方法 | |
| CN102646147A (zh) | Mos器件的建模方法 | |
| CN104753523A (zh) | 带寄生效应的圆形高压场效应管等效电路及仿真方法 | |
| Victory et al. | A physically based scalable SPICE model for high-voltage super-junction MOSFETs | |
| CN102982215B (zh) | Soi h型栅mos器件的建模方法 | |
| Banáš et al. | Techniques of JFET gate capacitance modeling | |
| CN102494988B (zh) | 一种用于分析深亚微米器件总剂量辐射效应的方法 | |
| US9996650B2 (en) | Modeling the performance of a field effect transistor having a dynamically depleted channel region | |
| CN105281586B (zh) | 用于功率转换器的自驱动同步整流 | |
| CN103825599A (zh) | 电平转换电路 | |
| CN104951599B (zh) | 一种soimosfet器件的建模方法 | |
| You et al. | Monolithically integrated GaN power ICs designed using the MIT virtual source GaNFET (MVSG) compact model for enhancement-mode p-GaN gate power HEMTs, logic transistors and resistors | |
| CN103955574B (zh) | 一种bts型栅soi器件的建模方法 | |
| Dia et al. | A temperature-dependent power MOSFET model for switching application | |
| Balodi et al. | Effect of parameter optimization effort over mosfet models' performances in analog circuits' simulation | |
| CN101471273B (zh) | 预测mos晶体管中的漏极电流的方法 | |
| Panko et al. | Enhanced Model of Nonlinear Spiral High Voltage Divider | |
| Uppili et al. | Standard cell library and automated design flow for circuits on flexible substrates | |
| Lotfi et al. | Modeling and Simulation of Power MOSFET Using Orcad-Pspice |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201222 Address after: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee after: AoXin integrated circuit technology (Guangdong) Co.,Ltd. Address before: 100029 Beijing city Chaoyang District Beitucheng West Road No. 3 Patentee before: Institute of Microelectronics, Chinese Academy of Sciences |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220511 Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd. Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd. |
|
| TR01 | Transfer of patent right |