CN105122659B

CN105122659B - 执行双相关的装置和方法

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Publication number: CN105122659B
Application number: CN201480017782.8A
Authority: CN
Inventors: W·布鲁什纳
Original assignee: CASCODA Ltd
Current assignee: CASCODA Ltd
Priority date: 2013-02-22
Filing date: 2014-02-21
Publication date: 2017-07-25
Anticipated expiration: 2034-02-21
Also published as: EP2959603B1; US20160006478A1; GB2511079A; EP2959603A1; CN105122659A; GB2511079B; US9660692B2; WO2014128479A1; GB201303154D0

Abstract

描述了一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行相关函数的装置。该装置包括：第一多个逻辑门，被配置为可操作用于接收在预定的采样频率下采样的信号并按照相关函数对输入信号执行预定的乘法运算的乘法器单元；可操作用于接收并存储来自第一多个逻辑门的乘法值的第一存储器单元；将来自按照相关函数对多个码片代码执行的预定的乘法运算的值存储于其内的第二存储器单元；以及第二多个逻辑门，被配置为用于接收从第一存储器单元和第二存储器单元输出的乘法值并在将来自第二存储器单元的乘法值考虑在内的情况下对来自第一存储器单元的乘法值求和的加法器单元。

Description

执行双相关的装置和方法

技术领域

本发明一般地涉及用于信号处理的，并且特别是用于实施相关函数解码过程的方法和装置。

背景技术

本发明的申请人先前已经在GB2472774B中描述了无线收发器。在GB2472774B中所描述的无线收发器实施了用于在作为直接序列扩频(DSSS)接收器系统的一部分的基带解调/检测电路中进行符号检测的双相关算法。在GB2472774B中所描述的实例使用了IEEE802.15.4标准，在该标准中，16个可能的符号以每个符号32个码片(或位)的码片代码(chip code)来编码(即，传播)。

附图中的图1示意性地示出了在GB2472774B中描述的双相关的表示。该图所示的相关函数在基带信号以及具有深度高达3的滞后延迟的同一基带信号上执行。该相关函数同样使用已有根据所选标准的码片代码存储于其内的查找表(LUT)。该相关函数的输出是每个码片代码的相关值，该相关值指示所接收的符号对应于每个码片代码的可能性。关于相关函数如何执行的更多细节可参见GB2472774B。

双相关算法可以表示如下：

具有(复数乘法)：

所接收的基带信号y_n：y_n＝I_BBn+jQ_BBn

符号s的伪随机噪声(PN)直接序列扩频码片代码：

s_s＝SI_s+jSQ_s

参数：符号数：s＝0–15

每个符号的码片数：n＝0–31

码片(或位)的滞后延迟：d＝1–3

如同在GB2472774B中所描述的，所接收的信号在被馈送到典型为在4位下操作的模数转换器(ADC)之前先通过模拟电路处理。来自ADC的数字信号随后被馈送到以为8的过采样因子(或NOS)来操作的采样器，但是从2到16的其他整数值也可以使用。

图1所示的相关函数包括用于传入的基带信号y_n的非平凡乘法、用于所存储的码片代码s_s的平凡乘法，以及算术处理(y^* _n*y_n-d)*(s_n*s^* _n-d)或外积处理，如同下文将进一步描述的。

用于传入的基带信号y_n的非平凡乘法：

用于(y^* _n*y_n-d)的运算：IQ_BB(d,n)＝I_BB(n-d)*I_BB(n)+Q_BB(n-d)*Q_BB(n)

QI_BB(d,n)＝Q_BB(n-d)*I_BB(n)+I_BB(n-d)*Q_BB(n)

I_BB(n-d)*I_BB(n) d＝1…3

Q_BB(n-d)*Q_BB(n) n＝d…31

I_BB(n-d)*Q_BB(n)

Q_BB(n-d)*Q_BB(n)

对于以上所示出的用于传入的信号的非平凡乘法，就4位ADC转换的基带信号而言需要4*(31+30+29)＝360次乘法以及180次求和。

用于所存储的码片代码s_s的平凡乘法：

用于(s_n*s^* _n-d)的运算：Sql(s,d,n)＝SI(s,n-d)*SI(s,n)+SQ(s,n-d)*SQ(n)

SqQ(s,d,n)＝SQ(s,n-d)*SI(s,n)+SI(s,n-d)*SQ(n)

SI(s,i),SQ(s,i)＝(0,1)

对于以上所示出的平凡乘法，需要5760次1位乘法(逻辑与(AND))以及2880次求和。

对于(y^* _n*y_n-d)*(s_n*s^* _n-d)的进一步算术处理或外积，需要5760次乘法以及4320次求和。

综上所述，在对包括具有4位分辨率的复杂的输入信号(即，I_BB、Q_BB)的每个都具有使用深度3(d)的滞后延迟的32码片(n)的代码字的16个代码(s)执行时，相关函数会导致(n*d*s)的3维问题。应当要意识到，如果在GB2472774B中描述的收发器，包括用于执行双相关函数的逻辑门，被实施于专用集成电路(ASIC)内，则从用于小功率的且优选为低成本的接收器的面积(即，硅面积)、成本(即，制造和产量)及功耗的角度来看，双相关函数或算法的直接实现将是复杂和昂贵的。

因此，希望降低用来执行相关函数的硬件的复杂性(例如，在逻辑门的数量方面)，使得硅面积和功耗同样可以被减少。

发明内容

根据本发明的第一方面，本发明提供了一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行相关函数的装置，该装置包括：第一多个逻辑门，被配置为可操作用于接收在预定的采样频率下采样的信号并按照相关函数对输入信号执行预定的乘法运算的乘法器单元；可操作用于接收并存储来自第一多个逻辑门的乘法值的第一存储器单元；将来自按照相关函数对多个码片代码执行的预定的乘法运算的值存储于其内的第二存储器单元；以及第二多个逻辑门，被配置为用于接收从第一存储器单元和第二存储器单元输出的乘法值并在将来自第二存储器单元的乘法值考虑在内的情况下对来自第一存储器单元的乘法值求和的加法器单元。

根据某些实施例，该装置还包含被配置为可操作用于接收从第二多个逻辑门接收的值并对求其和的结果加法器单元的第三多个逻辑门。

根据某些实施例，该装置还包含可操作用于选择与存储于第二存储器单元内的码片代码中的一个码片代码关联的乘法值以将其输出到第二多个逻辑门的定序器，由此第二多个逻辑门可操作用于在将所选的码片代码的乘法值考虑在内的情况下对来自第一存储器单元的乘法值求和。

根据某些实施例，该装置还包含可操作用于接收并存储所选的码片代码的来自第三多个逻辑门的值的和的相关值存储器单元，其中该相关值存储器单元被配置用于接收来自定序器的选择信号，以选择用于存储来自第三多个逻辑门的值的和的在相关值存储器单元内的位置。

根据某些实施例，该装置还包含被配置用于依据存储于第二存储器单元内的关联值的符号给来自第一多个逻辑门的每个值指派正号或负号的符号选择单元。

根据某些实施例，该装置还包含被配置用于将所接收的采样信号存储于其内并将采样信号值输出到第一多个逻辑门的输入样本存储器。

根据某些实施例，第一多个逻辑门被配置用于基于码片代码内的码片数并行地执行预定数量的乘积计算，并且其中输入样本存储器被配置用于基于相关函数和码片代码内的码片数将预定数量的样本输出到第一多个逻辑门。

根据某些实施例，第一多个逻辑门被配置用于执行预定的乘积计算并将结果输出到第一存储器单元，其中输入样本存储器被配置用于基于相关函数将样本输出到第一多个逻辑门。

根据某些实施例，第一存储器单元包含串联布置的多个单元，其中每个单元都包含用于输出乘法值的输出，由此来自该多个单元的乘法值由(from)第一多个逻辑门串行存储并被并行输出。

根据某些实施例，单元及单元输出的数量基于码片代码内的码片数。

根据某些实施例，这些单元每个都包含串联布置的多个移位寄存器。

根据某些实施例，这些单元中的一个被布置用于在通过这个单元来馈送值时依据接收自定序器的保持信号使值保持预定的时间段。

根据某些实施例，第二多个逻辑门可操作用于在基于码片代码数的预定数量的乘法值被存储于第一存储器单元内时对来自第一存储器单元的乘法值求和。

根据某些实施例，相关函数是双相关函数。

根据本发明的第二方面，本发明提供了一种接收器，包含：用于接收模拟信号的模拟信号输入；被布置用于将所接收的模拟信号转换成数字信号的模数转换器；以及与模数转换器的输出连接的解调器；该解调器包含可操作用于在预定的采样频率下对数字信号采样的采样器以及根据本发明的第一方面的装置。

根据本发明的第三方面，本发明提供了一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行相关函数的方法，该方法包括以下步骤：接收在预定的采样频率下采样的信号；按照相关函数对输入信号执行预定的乘法运算；将来自对输入信号执行的预定的乘法运算的乘法值存储于第一存储器单元内；配置将来自按照相关函数对多个码片代码执行的预定的乘法运算的值存储于其内的第二存储器单元；并且在将存储于第二存储器单元内的乘法值考虑在内的情况下对来自第一存储器单元的乘法值求和。

附图说明

为了本发明的更好理解以及示出如何可以实施本发明，现在以示例的方式参照附图，在附图中：

附图中的图1示意性地示出了已知的双相关函数的表示；

图2示意性地示出了根据本发明的第一实施例的收发器；

图3示出了图2所示的解调器的示意图；

图4示出了图3所示的双相关器的表示；

图5示出了根据本发明的第二实施例的双相关器的表示；

图6示意性地示出了如何使用硬件表示来执行图5所示的相关；

图7示意性地示出了如何使用根据本发明的第三实施例的硬件表示来执行相关；

图8示意性地示出了图7所示的存储器单元；

图9示意性地示出了图8所示的输入单元；

图10示意性地示出了图8所示的第一类型的单元或级；

图11示意性地示出了图8所示的第二类型的单元或级；以及

图12示出了包含根据本发明的第一、第二或第三实施例的相关装置的电路。

虽然本发明易于进行各种修改和可替换形式，但是具体的实施例将以示例的方式示于附图中，并且将在此详细描述。但是应当理解，附图及其详细描述并非意指将本发明限定于所公开的特定形式，而是本发明应当涵盖属于本发明的范围之内的所有修改形式、等效形式及可替换形式。

具体实施方式

图2示意性地示出了根据本发明的第一实施例的收发器1。该图所示的收发器1是集成系统。外部构件包括天线、振荡器晶体和电源解耦器。也就是说，收发器可以实施于一个芯片上，即，在单个集成电路内。但是，应当意识到，尽管这出于成本原因是合意的，但是单个芯片的解决方案并不是技术上的必要。

收发器1具有分成两部分的功能，即接收器Rx和发送器Tx，以及分成两部分的硬件，即模拟单元50和数字单元52。模拟单元50为发送器和接收器提供射频(RF)前端。数字单元52包含数字基带(BB)处理器54和系统控制单元56。参照图2，接收器构件2、6、10、12、18、22、24和26被布置于图中的上部，信号路径为从左到右，而发送器构件40、42、44和46被布置于图中的下部，信号路径为从右到左。接收器和发送器这两个构件与在控制单元56内的见于图中的右侧部分的更高水平的控制和处理构件30和32相互作用。模拟RF前端50形成该图的左侧块，而在数字单元52内的数字构件形成该图的右侧块。应当意识到，接收器信号最初以模拟构件来处理并随后以数字构件来处理，然而发送器信号在以模拟构件处理之前首先被形成为数字信号。

首先描述接收器。接收器Rx包含在与天线(未示出)连接的输入处的低噪声放大器2(LNA)。LNA是具有≤3dB的目标噪声系数的高增益放大器。LNA 2的SNR或灵敏度是可控的。由LNA 2接收的信号处于2.405GHz的频率，如同IEEE 802.15.4标准所指定的。应当注意，在IEEE 802.15.4标准中有16个可能的通道，而2.405GHz是其中的一个通道。LNA 2的输出与下变频混频器6或无源正交混频器电连接。下变频混频器6将所放大的信号与由正交发生单元4生成的正交信号I和Q结合。正交发生单元4提供正交信号I和Q，其中Q与I相位相差90度。正交发生单元4由本地振荡器48(LO)驱动，该本地振荡器48(LO)产生频率为2.405GHz±2MHz(2.405GHz+2MHz或2.405GHz-2MHz)的正弦波输出，即，RF。LO 48可以是基于使用3阶总和-增量(ΣΔ)调制器的分数倍分频(fractional-N)锁相环(PLL)的频率合成器。但是，应当意识到，也可以使用其他振荡器。LO 48同样由发送器Tx使用。下变频混频器6具有两个输出，即同相分量和异相分量。

下变频混频器6与带通滤波器10和IF放大器12连接。带通滤波器被用来从来自下变频混频器6的两个信号中的每个信号内去除RF分量。从IF放大器12馈入带通滤波器6内的IF信号的信号强度由信号强度检测单元8检测。I_IF和Q_IF信号分量及信号强度输出被馈入各自的模数转换器18、16(ADC)内。I_IF和Q_IF信号分量被馈入双输入ADC内，并且来自信号强度单元8的信号强度输出信号被馈入单独的ADC内。双输入ADC的分辨率和采样频率是可控的。

双输入ADC 18和IF放大器12包含具有AGC单元14的自动增益控制环路(AGC)。AGC单元14由双输入ADC 18的数字输出馈入。AGC单元14确定IF放大器12的增益对于输入信号是否是足够高或足够低的。如果信号不够高，则IF放大器12的增益增大，并且如果信号过高，则IF放大器12的增益减小。为了确定信号是否是过高或过低，数字输出被分析。例如，如果数字输出信号的最高有效位中的位具有持续“偏低的”或“零”值，则确定IF放大器12的增益应当要减小。也就是说，如果8位ADC的第五位至第八位具有持续“偏低的”或“零”值，则确定IF放大器12的增益应当要减小。

形成从ADC 16(用于信号强度检测单元8)到解调器26的连接34。在ADC 16与解调器26之间的连接34被称为模拟接收信号强度指示(ARSSI)。

I_IF和Q_IF信号分量的数字输出被馈入数字中间频率至基带(IF-BB)下变频混频器22内。下变频混频器22同样由Sin/Cos查找表(LUT)20馈入。Sin/Cos LUT 20提供正弦波的数字化版本以及90度异相信号(即，余弦波)的数字化版本。Sin/Cos LUT 20输出数字化的正弦波和余弦波，该正弦波和余弦波具有2MHz的频率，但是在4-16MHz的采样率下进行处理。为了下列目的，假定16MHz的采样率被使用。来自Sin/Cos LUT 20的数字化正弦和余弦信号在下变频混频器22内乘以I_IF和Q_IF信号分量。

从下变频混频器22输出的同相和异相分量然后在馈入解调器26内之前被馈入低通滤波器24内。低通滤波器24从自下变频混频器22馈入的同相和异相信号中去除IF频率分量，使得每个同相和异相信号的BB分量(I_BB和Q_BB)被输出。BB信号I_BB和Q_BB具有2MHz的带宽以及2MHz的码片频率，如同IEEE 802.15.4标准所指定的。码片频率或码片速率被用来描述在所接收信号内的码片的频率或速率。

解调器26是半相干基带解调器。半相干基带解调器的操作基于相关器输出的最大值检测，更特别的是最大似然(ML)时延双相关以及在包接收期间连续的频率校正。

所解调的输出为数据字节的传输包的形式，如同IEEE 802.15.4标准所指定的，该输出被馈送到集成的802.15.4上物理层(PHY)和介质访问控制(MAC)层的单元30。该单元30与多用途微控制器32连接。微控制器32还可以与至少一个输入器件(例如，温度传感器)和/或至少一个可控器件(例如，加热器)连接。

解调器26还包含多个输出连接28，这些输出连接28被用来控制LNA 2、LO 48和ADC18。

现在描述发送器Tx。发送器包含与802.15.4PHY/MAC单元30连接的调制器40。802.15.4PHY/MAC单元30输出待以多个字节的形式传输的数据包，如同IEEE 802.15.4标准所指定的。调制器40是本技术领域已知的标准调制器，用于产生待发送的符号的同相和异相两种分量(l_Tx和Q_Tx)。待发送的符号被调制，使得同相分量l_Tx包含32码片的符号的偶数位，而异相分量Q_Tx包含奇数位。同相和异相分量然后使用半正弦波脉冲成形进行成形。以半正弦波脉冲成形进行成形的同相和异相分量然后被输出到OQPSK-MSK转换器42。

所调制的l_Tx和Q_Tx信号然后在OQPSK-MSK转换器42内被结合成最小频移键控(MSK)格式。来自OQPSK-MSK转换器42的数字输出被馈送到本技术领域已知的MSK双点调制器44，即双点MSK调制体系结构。频率合成由LO 48提供。MSK双点调制器44基于OQPSK-MSK转换器42的数字输出来调制LO 48的信号。

来自MSK双点调制器44的调制信号被馈送到功率放大器(PA)46，该功率放大器(PA)46具有可编程的输出功率。PA 46与用于信号发送的天线(未示出)连接。

图3示出了图2中所示的解调器26的示意图。

解调器26被划分成上数据路径部分和下时序部分。上数据路径部分包含采样器70、双相关器72、求平均单元74、最大值判决单元76和帧同步单元78。上数据路径具有从左到右行进的数据路径。下时序部分包含前导/窗口/最大值检测单元82和符号/码片同步单元84。解调器26还包含为图2中所示的LNA 2、ADC 18和LO 48提供控制的信号质量分析单元80。

来自图2中所示的低通滤波器24的同相和异相信号分量I_BB和Q_BB被馈入采样器70内。采样器70具有用于采样信号的另一个输入f_s。采样频率被设定为收发器的码片频率(f_chip)或码片速率的2、4或8倍，以提供比率分别为2、4或8的过采样，该过采样比被称为NOS。过采样比被定义为f_s/f_chip(注意，根据IEEE 802.15.4，f_chip＝2MHz)。对于该实例，假定采样频率f_s为16MHz或者2MHz的码片频率的8倍。采样器70按照来自同相分量的16个码片以及来自异相分量的16个码片的形式对传入信号的32个码片(即，每个符号32个码片)采样。由采样器70采样的32个码片然后被馈入双相关器72或相关单元内。码片频率被设定于2MHz，但是采样在过采样比为8的16MHz下执行。因此，应当意识到，所接收的信号被采样次数达32倍的过采样比，以有效地采样32码片的符号。换言之，对于32码片的符号，要采样256个点或位。因而，对于32码片的符号的每个码片，当使用为8的过采样比时，会存在8个采样点。该过程通过重复地采样传入的信号而随时间重复。应当意识到，由于有许多符号被发送来，接收器1会不断地进行采样并解调所接收的信号，这将会形成数据包，因为IEEE802.15.4标准是基于数据包的。还应当意识到，在使用32个码片的码片代码以及为8的过采样比时，256个样本是所使用的最小值，但是也可以使用更多的样本，如同下文所描述的。

双相关器72具有用于C(15：0)的16个输出，即，在采样信号(即，所采样的接收信号)与16个已知的32码片符号或码片代码之间的相关值，如同IEEE 802.15.4标准所指定的。基于32码片的符号的预定值由查找表或LUT 68提供给双相关器72。相关器72还输出相关器输出的最大值Max C(s)。最大相关器输出值Max C(s)被取为在给定的采样点的16个输出中的每个输出的最大相关器输出。应当意识到，总和同样能够被用来表示最大相关器输出Max C(s)。最大相关器输出被馈送到解调器26的时序部分内前导/窗口/最大值检测单元82。

相关器输出C(15：0)被馈送到求平均单元74。求平均单元74计算出每个相关器输出的当前点、前一点和后一点的均值。当前点、前一点和后一点在GB2472774B中有更详细的定义。平均的相关器输出C(15：0)值然后被馈送到最大值判决单元76。应当意识到，求平均单元74可以被省略，并且相关器输出C(15：0)由双相关器72馈送到最大值判决单元76或符号选择单元。

最大值判决单元76基于在每个相关器值之间的比较(也称为最大似然检验)来选择具有最大值的相关器输出。具有最大值的相关器输出被认为是所发送的符号。最大值判决单元76然后将具有最大相关器输出的符号输出到帧同步单元78。帧同步单元78使待从解调器26输出的所发送的帧或包同步。也就是说，帧同步单元78使所接收的符号同步，使得数据以正确的数据包的形式来输出。如图所示，求平均单元74、最大值判决单元76和帧同步单元78每个同样由符号/码片同步单元84馈入。符号/码片同步单元84经由时序连接86为这些元件中的每个元件提供时序信息。时序连接86提供在解调器26内的同步，使得码片/符号在正确的时间点被检测。

现在将讨论时序部分。

前导检测器82被用来识别所接收的数据包的前导部分。在IEEE802.15.4标准中，前导包含8个重复的零符号S(0)。

前导检测器82接收Max C(s)信号以及零符号S(0)(即C(0))的相关器输出。在所接收的数据包的前导部分期间，已知只有零符号被发送；因此，这被用来确定收发器的频率和相位以与在符号/码片同步单元84内的所接收数据对应。前导检测单元82的输出被馈送到符号/码片同步单元84，也称为频率校正单元。符号/码片同步单元84以码片时钟的形式提供同步时序。术语码片时钟被用来描述在码片频率(即，2MHz)下操作的时钟。符号/码片同步单元84同样可以提供符号时钟，该符号时钟是多倍码片时钟，即1/32倍码片时钟，例如，62.5KHz。码片时钟由符号/码片同步单元84经由时序连接86提供。码片时钟能够由符号/码片同步单元84通过随时改变NOS来校正/调整，因为采样频率被固定。校正/调整被执行以确保接收器LO与所接收的信号同步。符号/码片同步单元84还经由时序连接86来确保求平均单元74、最大值判决单元76和帧同步单元78在正确的同步点操作所接收的数据，因为解调器的这些元件正于码片/符号层上工作。

解调器26还含有信号质量分析单元80。信号质量分析单元80的输出连接34被反馈给接收器的模拟前端。信号质量分析基于来自连接34的模拟接收信号强度指示(ARSSI)(这是信号强度单元8的数字化输出)、双相关器72和前导检测单元82。信号质量分析单元80提供在线路28上的控制输出。信号质量分析单元80的控制输出被作为输入供应给模拟块50内的构件，特别是给LNA 2，在这些构件内该控制输出被用作控制参数，用于在判断出到解调器26的输入信号的质量超出标准的要求(或某个更严格的要求阈值)时调整SNR或灵敏度。接收器功耗的动态降低由此能够受到降低一个或多个RF前端放大构件的SNR或灵敏度所影响。应当意识到，作为降低SNR或灵敏度的结果，同样会降低增益。控制输出28还被馈送到ADC 18，在该ADC 18内它被用作控制参数，用于调整ADC的分辨率的位数和/或ADC的采样频率，使得当到解调器26的输入信号的质量被判断为超出标准的要求(或某个更严格的要求阈值)时，位数能够被减少和/或采样频率能够被降低，由此降低接收器灵敏度以降低功耗。控制输出28被进一步输入LO48，在该LO 48内它被用作控制参数，用于调整LO 48的偏置电流，由此降低由LO 48消耗的功率，同时在实用范围内增加相位噪声。应当意识到，这些可能的控制环路的任意置换都可以设想的到，使得例如解调器26的反馈控制可以仅在LNA 2、LO48和ADC 18中的一个或两个上行使。

收发器操作的更多细节能够见于GB2472774B中。

图4示出了根据本发明的第一实施例的图3所示的双相关器72的表示。通过将图1所示的相关函数与图4所示的功能进行比较，能够看出与所存储的码片代码的平凡乘法相关的操作不再出现于根据本发明的第一实施例的图4中。这是因为，在本发明的第一实施例中，涉及码片代码的平凡乘法在接收任意信号之前就预先执行并被存储于查找表68内。应当注意，根据本发明的实施例而执行的相关函数与背景部分所描述的相关函数相同。出于完整性，根据本发明的实施例来执行的函数如下：

参数：符号数：s＝0-15

每个符号的码片数：n＝0-31

码片(或位)的滞后延迟：d＝1-3

应当注意，该相关在n＝d至31上执行，因为在滞后延迟1至3的情况下于n＝0至31上执行相关是非因果的(即，在确定当前符号的相关值时将包含来自前一符号的码片)，这会导致尝试确定n为负数的相关。还应当注意，滞后延迟指的是之前接收的值。

仅涉及码片代码的运算(s_n*s^* _n-d)如下：

Sql(s,d,n)＝Sl(s,n-d)*Sl(s,n)+SQ(s,n-d)*SQ(s,n)

SqQ(s,d,n)＝SQ(s,n-d)*Sl(s,n)-Sl(s,n-d)*SQ(s,n)

应当理解，Sl(i),SQ(i)＝(0,1)，这会引起使用例如逻辑与(AND)函数来执行的360次二进制乘法。由于DSSS码片代码的正交性，以上的Sql和SqQ的结果将为负“1”(-1)、零(0)或正“1”(1)。通过对DSSS码片代码集(例如，IEEE802.15.4标准)执行这些运算，可观察到下列结果：

d＝1：Sql(s,d,n)＝0

d＝2：SqQ(s,d,n)＝0

Sql(s,d,n)＝0，其中n＝1

d＝3：Sql(s,d,n)＝0

SqQ(s,d,n)＝0，其中n＝1,2

零结果能够被忽略或被消除，因为不需要进一步的处理。这是因为任意值乘以0的结果为0。如上所述，对于每个延迟滞后，要么实部(SqQ)要么虚部(Sql)具有零结果。因此，Sql(s,n,d)和SqQ(s,n,d)能够直接提前计算出来并存储于用于SqlQ(s,n,d)的3维的二元查找表或LUT(存储器)68内，其中“s”是符号，“n”是码片，以及“d”是滞后延迟。

如上所述，来自LUT 68的SqlQ(s,n,d)的值将是正“1”或负“1”，使得这些值被用来改变来自在图的左侧对传入的基带信号y_n执行的第一乘法((y^* _n*y_n-d)*(s_n*s^* _n-d))的IQ(d,n)和Ql(d,n)值的符号。第一乘法在图4所示的多个逻辑门96中执行。因此，与图1所示的相关函数相比，不必要执行第二行的“平凡”乘法。相反，根据本发明的实施例，来自第一乘法(y^* _n*y_n-d)的值的符号(即，正或负)根据存储于LUT 68内的值而改变，并且对于n的每个值，将这些值相加起来。符号选择在图中的部分68内执行，该符号选择应当被理解为来自第一多个逻辑门96的值基于LUT或存储器68内的值而与正或负1相乘。这些值在图中的部分100所示的第二多个逻辑门中相加起来。应当意识到，来自第一多个逻辑门96的值在被传递给符号选择部分98之前应当先存储于第一存储器单元(未示出)内。所有“n”和“d”的值都相加到一起以获得每个码片符号“s”的总相关值。应当意识到，绝对值同样通常被使用，如图4所示。最终的和及绝对值的确定在功能块88内执行。在图4所示的实例中，用于码片代码的相关值确定被并行执行。存储器单元或LUT 68存储或含有大约1440个单一位的值，因为这些值是能够使用值0或1来存储的正1或负1。

尽管在图4中没有示出，但是采样信号I_BB和Q_BB被存储于输入存储器内，以允许示于图中的左侧的第一行乘法并行地对样本信号执行。在该实例中，输入存储器单元是图3所示的采样器70。这是因为采样器70在采样频率f_s下使值按时钟通过(clock valuesthrough)，并且包含64个输出，使得在任意一个时间，都会有64个值(I_BB和Q_BB两种信号各为32个)可用。采集并存储于存储器单元70内的样本的数量基于码片代码内的码片数以及图3所示的采样器70的采样率。因此，I_BB和Q_BB两者的、使用具有4位值的ADC在NoS＝8的采样率下进行的具有32个输入值的采样信号所需的存储是2048位。应当意识到，存储器单元70将I_BB和Q_BB各自的32个值输出到第一多个逻辑门96。应当意识到，采样器70不断地进行采样并使值移位通过，使得在该采样频率下于8个时钟周期的时间段内，每32个值就会有8个样本可用。

在第一实施例中，通过减少经由存储码片代码的内积并使用基于LUT 68的值的符号选择来执行的乘法的量，所存储的量能够被减少，并且用来执行乘法的逻辑门的数量能够经由图1所示的全并行实例来减少。

图5示出了按照本发明的第二实施例的双相关器90的表示。应当意识到，双相关器90可以用于图2和3所示的收发器，而不是这些附图所示的双相关器72。

如果将双相关器90与双相关器72比较，则能够看出用于每个码片代码的计算不再存在于双相关器90内，并且双相关器90包含定序器92和存储器94。

图6示意性地示出了该相关如何使用硬件表示来执行并被用来结合图5来解释执行相关函数的方式。

存储器单元或输入存储器单元102接收并存储I_BB和Q_BB各自的采样信号。应当意识到，在本实施例中，存储器单元102代替了图3中所示的存储器单元70。输入样本存储器102为31个输入值(每个值都包含8样本，或248样本)存储I_BB和Q_BB各自的采样信号，该31对应于码片代码内的码片数减1。这是因为不必要存储当前信号值的样本，因为该样本能够被简单地输出到下一级。但是，在某些实例中，可以为信号的“当前”样本存储额外的值(即，可以存储249个样本)。

在该实例中，额外的45个样本按为8的过采样率来存储，以允许执行用于检测前一/当前/后一位置的连续的符号处理，如同在GB2472774B中所描述的。因此，在使用4位ADC以及为8的NOS时，需要存储器单元102的总数为2344位的存储用于所接收的采样信号I_BB和Q_BB。存储器单元102被示为具有用于作为现在的值或当前值的l_BB(0)和Q_BB(0)以及存储于其内的n＝1至31的值的剩余部分的输出。

存储器单元或输入存储器单元102包含多个移位寄存器。在该实例中，八组串联布置的移位寄存器(每个位一个)被并行布置。使用了8个位，因为信号l_BB和Q_BB每个都是使用4位ADC的样本。每组移位寄存器都包含例如293(294，若存储了当前样本)个串联的触发器。样本被不断地输入并被移位通过，并且存储器单元102包含32个输出或抽头，各自间隔开8个移位寄存器(过采样率)。存储器单元102的输出被馈送到并行地布置为乘法器96的多个逻辑门。

乘法器96的逻辑门如同本领域技术人员所了解的那样进行配置。乘法器96具有用于存储器单元102的每个输出的多个输入，使得存储于存储器单元102内的值被并行地输出到乘法器96。乘法器96对来自存储器单元102的值按照相关函数的内积(y^* _n*y_n-d，d＝1-3且n＝d至31)来执行乘法。乘法器96执行90个复数乘法，每个使用4个乘法器和2个加法器(即，总计为360个乘法器和180个加法器)。乘法器96的输出是8位的，但是可以被截短至6位以减少存储空间。

乘法器96的输出被馈送到流水线式存储器或寄存器104进行存储，该存储器或寄存器104也可以称为用于来自由乘法器或第一多个逻辑门96执行的乘法的所存储的乘法值的第一存储器单元。来自乘法器96的值被存储为36位的字。每个字包含用于n值的值以及IQ(d)(n)和Ql(d)(n)的d的所有值。也就是说，每个字将为形式IQ(1)(n)、Ql(1)(n)、IQ(2)(n)、Ql(2)(n)、IQ(3)(n)、Ql(3)(n)(n＝1至31)。以下示出了数据形式的实例，其中每个在括号内的项都代表6位的字：

<IQ(1)(1)><QI(1)(1)><IQ(2)(1)><QI(2)(1)><IQ(3)(1)><QI(3)(1)>

<IQ(1)(2)><QI(1)(2)><IQ(2)(2)><QI(2)(2)><IQ(3)(2)><QI(3)(2)>

……

<IQ(1)(31)><QI(1)(31)><IQ(2)(31)><QI(2)(31)><IQ(3)(31)><QI(3)(31)>

在该图中，流水线式寄存器104被示为具有30*3个存储值。但是，应当意识到，这是存储值的平均值，因为对于d＝1将会有31个值被存储，对于d＝2将会有30个值被存储，而对于d＝2将会有29个值被存储。但是，还应当意识到，存储器单元104将是对称的并且将包含31*3个值的存储，但是有3个存储元件不会被使用。

流水线式存储器104被使用，使得数据可以被重新同步，因为在第一多个逻辑门96内执行的算术运算会引起延迟。流水线式存储器102是用于所有位的并行输入并行输出存储器，并且存储总共为31*36位的字。来自第一存储器单元104的值被输出到符号选择单元98。

符号选择单元98是乘法块，该乘法块将对于I和Q的d和n的每个值的93个值中的每个值乘以存储于LUT 68(或第二存储器单元)内的关联值。乘法块98执行平凡乘法，因为来自LUT 68的值不是正1就是负1。符号选择单元98接收来自定序器或控制器92的选择信号。选择信号s由定序器92输出，用于控制LUT 68使其每次一个地输出每个码片代码的值，使得每个码片代码的值串行地进行计算。来自符号选择单元98的每个所选码片代码的值被输出到加法器或求和单元100，在该加法器或求和单元100内它们根据以上所述的相关函数来求和。来自求和单元100的值被馈送到块88用于进一步处理。

在块88中，这些值针对所选码片代码对于d的每个值在全部n上进行求和。在该实例中，对于d的每个值的结果是10位的字。在全部n上的和然后针对所选码片代码在d的全部值上进行求和，其中所述和被截短至8位并且绝对值被确定。块88的输出是在所选的码片代码与所接收的信号之间的相关值。相关值然后被馈送到存储单元或结果存储器94。结果存储器94还接收选择信号s，使得存储器94能够为所选的码片代码将结果存储于适当的位置。在该实例中，结果存储器94是串行-并行存储器，使得结果能够被串行地馈入存储器内并且被并行地输出用于进一步处理。

在该实例中，定序器92还包含被馈送到输入样本存储器102的偏移控制信号。偏移信号可以被用来使从存储器102输出的值在0和45个样本之间偏移，以使得时序能够针对前一/当前/后一处理进行校正。用于该偏移的时序可以接收自例如符号/码片同步单元84。

如同在GB2472774B中所描述的，根据IEEE802.15.4标准，已知数据包的前8个符号是s＝0的符号。因此，定序器92接收同步信号和前导信号作为输入，以依据是正在接收前导还是正在接收数据来控制定序器。如果是正在接收前导，则控制信号s只需要被设定为s＝0的符号，因为在前导阶段内只有该符号被接收。在前导阶段完成之后，同步被执行以调整时序，如同在GB2472774B中所描述的。

对于第二实施例，符号处理的序列化是可能的，因为同步在依赖于只有一个符号(即，s＝0)被接收到的前导采集期间被实现。在符号与码片的同步已经被实现之后，每个码片周期，码片代码的每个码片只有3样本(即，前一/当前/后一)被用于进一步处理，见GB2472774B。

以所接收信号对全部16个可能的符号进行的连续处理能够在48个时钟周期内执行，然而每个符号周期可获得256个时钟周期(NoS＝8)。

通过串行地为每个符号执行相关，非平凡乘法的数量保持不变，而对于I_BB和Q_BB，存储容量要增加45个值，因为存储器在符号被顺序地处理时需要保持样本值。而且，在内积(y^* _n*y_n-d)计算之后需要尺寸为(n-1)*d的流水线式寄存器来重新同步数据，以便避免时序冲突。但是，逻辑门的数量减少了16倍，因为每个符号按顺序来处理。

应当意识到，值按照采样频率的速度不断地随时钟计时通过输入存储器102。因此，对于每个码片代码，相关值将被计算8次(每个样本周期1次)。但是，还应当意识到，只有1个值将被存储于存储单元或结果存储器94内。

图7示意性地示出了如何使用根据本发明的第三实施例的硬件表示来执行相关。图7的可见于图6中的相同特征使用相同的附图标记来标示。出于完整起见，图7所示的特征——符号选择单元98、加法器或求和单元100、求和块88、LUT 68及串行-并行存储器单元94与图6所示的同样编号的特征相同。图7示出了双相关器91的硬件表示。应当意识到，双相关器91可以用于图2和3所示的收发器，而不是这些图所示的双相关器72。

存储器单元或输入存储器单元106接收I_BB和Q_BB信号。应当意识到，在该实例中，输入存储器单元106代替了图3中所示的采样器70。输入样本存储器106存储了全部延迟滞后d的与I_BB和Q_BB的码片代码(或n)的单个码片对应的采样信号。也就是说，对于每个值d＝1,2,3的8个样本，只有3个样本存储于存储器单元106内。基于为8的过采样比(NOS＝8)，总共有24个值被存储。在本发明的实施例中，4位ADC被使用，所以这24个值每个都将具有用于每个I_BB和Q_BB信号的4个位。输入存储器单元106(存储)是8位移位寄存器，每NOS(或8)个元件就有3个抽头(tabs)或输出用于输出每个滞后延迟的值。如图所示，l_BB(0)和Q_BB(0)被输出，以及l_BB(d)和Q_BB(d)。用于l_BB(d)和Q_BB(d)的值被存储于存储器单元106内，并且l_BB(0)和Q_BB(0)是当前值，所以可以不用存储，但是在某些实施例中，用于l_BB(0)和Q_BB(0)的信号值被存储。存储器单元106包含八组串联布置的1位移位寄存器(例如，触发器)，每个位一组。每组触发器包含24(或25，如果l_BB(0)和Q_BB(0)被存储)个串联布置的触发器。对于每个d＝1,2,3，都存在来自移位寄存器的三个抽头或输出。如果传入的基带信号在NOS＝8下对于l_BB(n)和Q_BB(n)来采样并且使用4位ADC来转换，则192(或200，如果l_BB(0)和Q_BB(0)被存储)位的总存储被使用。应当注意，输入值l_BB(n)和Q_BB(n)每个都是4位的值。

在d＝1,2,3的样本被存储于输入存储器单元106内之后，输出被馈送到被布置为乘法器108的第一多个逻辑门。应当意识到，存储器106是以采样频率进行时控的移位寄存器，使得输出值将按照采样频率的速率不断地改变。乘法器108的第一多个逻辑门如同本领域技术人员所了解的那样来配置。乘法器108具有用于存储器单元106的每个输出的多个输入，使得存储于存储器单元106内的值被并行地输出到乘法器108。在从存储器单元106接收到n的每个值时，乘法器108对于n的每个值针对d＝1-3按照相关函数的内积(y^* _n*y_n._d)对来自存储器单元106的存储值执行乘法。也就是说，内积对于每个n一个接一个地串行执行。乘法器108仅对于d使用3次复数乘法来执行复内积计算(y^* _n*y_n._d)，该乘法器108可以被描述为差分滤波器(differential filter)。这些乘法可以每个使用4个乘法器和2个加法器(即，对于d的每个值)来执行，或者总共使用12个乘法器和6个加法器来执行。乘法器108的输出是8位的，但是可以被截短至6位以进一步处理。

乘法器单元108的输出被馈送到主存储器或第一存储器单元110。主存储器单元110存储并移位接收自乘法器108的IQ(d)和Ql(d)的内乘值。d＝1,2,3的每个IQ(d)和Ql(d)的内乘值被存储为36位的字。存储器单元110接收的乘法器108对于n的每个值在全部d上且全部8个样本的输出值。应当意识到，来自乘法器110的值按照采样频率的速率不断地改变，并且因而将被从第一多个逻辑门108简单地输入主存储器单元110内，并且同样将会在采样率下进行时控或被移动通过存储器。存储器单元110是移位寄存器，所以在接收到来自乘法器108的值时，这些值被作为36位的字来加载并被移位通过存储器。存储器单元110包含多个移位寄存器。在该实例中，36组串联连接的移位寄存器(每个位一个)被并行布置。每组移位寄存器包含例如240个串联的触发器。存储器单元110存储总共240*36位的字。该图示出了其内存储有30*NOS*3个值的主存储器单元110。存储于存储器104内的所有乘积的值被馈送到第二多个逻辑门或符号选择单元98。存储器单元110包含每NOS(例如，在本例中为8)个样本就一个的输出抽头。输出抽头提供码片代码的每个码片除n＝0外的值，因为n＝0的值不进行计算，如上所述。除了240个存储位置外，还包含有输入级，如同下文所描述的，对于n＝1的值包含4个位。存储器单元110(不包括输入级)具有240个36位字的存储容量(8640位)。

每个36位字都包含所有样本的IQ(d)(n，样本)和Ql(d)(n，样本)对于n的值及d的全部值的值。以下示出了数据形式的一个实例，在该实例中，每个括号内的项都代表一个6位字：

<IQ(1)(1,1)><QI(1)(1,1)><IQ(2)(1,1)><QI(2)(1,1)><IQ(3)(1,1)><QI(3)(1,1)>

<IQ(1)(1,2)><QI(1)(1,2)><IQ(2)(1,2)><QI(2)(1,2)><IQ(3)(1,2)><QI(3)(1,2)>

……

<IQ(1)(31,8)><QI(1)(31,8)><IQ(2)(31,8)><QI(2)(31,8)><IQ(3)(31,8)><QI(3)(31,8)>

保持信号由定序器112馈送到存储器单元110，以在一个或多个移位寄存器内保持用于以后的前一/当前/后一处理的多个样本。定序器112按照与图6所示的定序器92类似的方式来操作，只是定序器112输出保持信号，而不是偏移信号。

应当意识到，图7所示的实施例的其余级(98、10、88和94)与结合图6所描述的那些级是相同的。应当意识到，值被按照采样频率的速率不断地时控通过存储器单元110。因此，对于每个码片代码，相关值将被计算8次(每个样本周期一次)。但是，还应当意识到，只有一个值将被存储于存储单元或结果存储器94内。

符号的连续或串行处理被保留，但是内积仅在滞后延迟上进行计算，并且重新对准的结果被存储于存储器内并被移位。这使得复内积乘法从90次减少到3次，使得仅需要1/30的逻辑门来完成该内积。

所使用的主样本存储器或第一存储器单元110的存储容量被增加，但是输入样本存储被减少。输入存储器产生滞后延迟并重新对准输入，使得存储于主样本存储器内的值能够直接一起处理。主样本存储器110被实施为具有n-2(即，30)个输出抽头的移位寄存器，每个抽头被定位相隔NOS(例如，8)个样本的，从而需要深度为30*NOS个字的移位寄存器。每个抽头的输出相当于在n上的内乘值(y^* _n*y_n._d)。同样还存在用于将当前值或现在的值与前一/当前/后一处理的其他三个值一起存储于其内的输入级。像之前一样，不必要存储现在的值或当前值的全部8个样本，因为在当前它是可用的。

图8示意性地示出了图7所示的移位寄存器110。应当意识到，图中仅示出了1位的移位寄存器，而在实践中将有36个并行的移位存储器，36位字中的每个位对应一个寄存器。移位寄存器110包括三种不同类型的寄存器、输入级或单元120、第一单元122和第二单元124。每个单元都包含输出Q和输出QS，该输出QS被馈送到下一单元。在本例中，每个单元按过采样频率或16MHz进行时控。每个单元接收来自定序器112的保持信号。第一及第二单元122,124输出全部d的每个n值的乘法值。存储器单元包含30个输出触头，这些输出触头由8个样本(NOS)以及用于前一/当前/后一处理的输入级的输出抽头间隔开。

图9示意性地示出了图8所示的输入单元120。输入单元或级120包含用于使输入值移位从一个寄存器到下一个寄存器的四个串联的单个移位寄存器，编号为0,1,2,3。还包含标记为1O,2O,3O的另外三个移位寄存器，用于保持在连续的符号处理期间用于前一/当前/后一处理的3个样本值。标记为0的寄存器的输出被馈送到第一保持寄存器10。开关126被用来允许在处于第一位置(图中的逻辑0)时将输入信号加载到保持寄存器内，并且允许在处于第二位置(图中的逻辑1)时将这些位加载到保持寄存器内以通过将保持寄存器的输出到输入的循环来存储。保持寄存器被用来在下一符号的数据被移位到存储器内的同时保持值。

图10示意性地示出了图8所示的第一类型的单元或级122。第一类型的单元124包含用于将输入值从一个寄存器移位到下一个寄存器的八个串联的单个移位寄存器(每个样本一个)，编号为1,2,3,4,5,6,7和8。标记为6O,7O,8O的另外三个移位寄存器是用于保持3个样本值的，这3个样本值在连续的符号处理期间被用于前一/当前/后一处理。标记为5的寄存器的输出被馈送到第一保持寄存器60。开关126被用来加载并存储该3个样本值，如同关于图9所描述的。用于前一/当前/后一处理的样本被保持45个时钟周期，因为这是执行该处理通常所需的时间量。在本例中，这使用4个寄存器的输入级以及每8个寄存器的5个单元或级来实现。

图11示意性地示出了图8所示的第二类型的单元或级124。输入级122包含用于将输入值从一个寄存器移位到下一个寄存器的8个串联的单个移位寄存器(每个样本一个)，编号为1,2,3,4,5,6,7和8。开关126被布置于标记为5的和标记为6的寄存器之间，以控制是否应当保持样本。在第二类型的单元内不必要包含额外的保持寄存器，因为没有信息丢失。

因此，对于前45个单元或寄存器，所保持的3个样本被存储于输入级120和第一类型的单元122内的主移位寄存器链之外。对于在第二类型的单元124内更高的寄存器位置，所保持的样本能够存储于主寄存器链内，因为没有信息丢失。

每个移位寄存器都以动态触发器来实施以使面积和功耗最小化。没有观察到滞留问题，因为样本在接收器开启期间必须被连续地移位通过，否则会被丢弃。刷新率典型地长于采样率，所以不需要额外的刷新电路。

注意，每个码片周期只使用3个样本(前一/当前/后一)，所以可以使用额外的时序控制将存储样本(字)的数量从240(即，NOS*30)个减少到90(即，3*30)个字。但是，在用于实现符号和码片的同步的前导采集期间使用同一电路。在该时段内，每个码片都需要全部NOS个样本，并且存储器正连续地移位，而不保持样本用于连续的处理，因为只有符号s＝0被选择。

图6和7所示的处理级被示为没有任何时序或控制信号。但是，应当意识到，图6和7所示的级应当使用16MHz的时钟频率进行时控，并且控制信号可以由例如符号/码片同步单元84或微控制器32来馈送。这些信号可以包括可经由定序器92,112来中继的各种保持信号，用于保持值以使输出重新对准。例如，移位寄存器可以包含例如用于允许值被输出用于处理或者被反馈给寄存器的输入以使该值保持多个时钟周期的输出控制单元。

图12示出了至少包含根据本发明的第一、第二或第三实施例的收发器1的实例集成电路(IC)200。收发器1以虚线示出，以指出微控制器或微处理器32同样被用作用于IC200的中央控制器而并不仅限于收发器1。微控制器或微处理器32还设置有系统存储器216。

IC 200与下列外部构件连接：电源202、解耦电容器204、天线206和晶体振荡器208。电源202是电池或便携式电源。但是，电源202也可以是固定电源或主电源，取决于IC200的应用或位置。图8还示出了外部传感器222。外部传感器是可选的，并且取决于应用以及所用传感器的类型。外部传感器的实例包括(但不限于)：光学传感器、湿度传感器、压力传感器或加速度传感器(即，加速度计)。以上所列出的传感器中的一些可以实施于芯片上，取决于应用或制造工艺选择的要求精度。

IC 200还包含下列器件：片上电源管理单元210、定制逻辑单元212、DAC 214、片上传感器218、ADC 220和片上时钟管理单元224。

片上时钟管理单元224按16MHz的频率给IC 200的每个构件提供时钟或时序信号，该16MHz的频率与以上所描述的采样频率一致。除了在解调器26内的上述块外，IC 200在16MHz的相同频率下操作。片上时钟管理单元224经由连接226给收发器1提供收发器时序信号和采样时序信号两种时序信号。片上时钟管理单元224由晶体208馈入。

片上电源管理单元210给IC 200的所有构件提供功率。为了简单起见，图中没有示出精确的连接。片上电源管理单元210还可以被用来确定芯片是处于休眠模式(没有发送或接收)还是处于活动模式(发送或接收)。作为选择，片上电源管理单元210可以受到控制以使IC 200进入休眠或活动模式。

DAC 214被用来控制外部功能(未示出)，例如，机电、发光或加热，取决于所接收的信号。DAC 214由定制逻辑单元212馈入，该定制逻辑单元212被用来产生外部控制功能所需的必的控制信号。定制逻辑单元由微处理器32馈入。

片上传感器218是能够与其他构件一起制作于同一芯片上的传感器。片上传感器的实例包括光学传感器(硅光电二极管)、温度传感器或电磁传感器。ADC 220由片上传感器218和片外传感器222馈入。数字输出来自ADC 220然后被馈送到微控制器32，用于外部功能的控制或者用于传输到位于别处的另一收发器。

实施例已经被描述为按照移位寄存器的形式使用多个逻辑门和存储器单元来执行的。根据本发明的实施例，这可以被实施于特制的ASIC内，或者可以使用可编程阵列来实施。而且，该方法可以使用具有存储于其上的指令的通用计算机来执行，以执行以上所述的步骤。本发明的实施例还可以包含具有存储于其上的指令的存储器或存储器件，这些指令在运行于适当的处理器上时会执行以上所述的步骤。

综上所述，通过使用本文所描述的技术，可以减小接收器/收发器的整体尺寸，并因此降低其成本。为了说明空间节省，以下示出了比较表。该表包含用于相等数量的门的比较的度量，该度量是针对给定的工艺技术所估计的面积的相对度量。

*包括用于符号选择、d和n的每个值的实部(I)和虚部(Q)分量的相加、在全部d和n上的求和以及绝对值的计算、定序和LUT实现方式的电路。

应当意识到，每种实施例都建立在前面的实施例上的，但是应当意识到，针对每种实施例所描述的改进可以单独来实施。

以上针对本发明的实施例所描述的相关技术是针对IEEE 802.15.4标准的。但是，应当意识到，同样的解调技术可以应用于下列方面：

·在工业、科学和医疗(ISM)频段(2.4GHz和5.8GHz)下工作的高端无绳电话；

·远程控制R/C链接(即，用于模型)；

·802.11b Wifi。第一代WiFi。

虽然本发明在此针对若干实施例和所示附图通过实例的方式进行了描述，但是本领域技术人员应当意识到，本发明并不限定于所描述的实施例或附图。应当理解，附图及其详细描述并非意指将本发明限定于所公开的特定形式，而是相反地，本发明应当涵盖属于本发明的精神和范围之内的所有修改形式、等效形式和可替换形式。本文所使用的标题只是为了文章的组织的目的，而并非意在用来限定描述内容的范围。如同本申请通篇所使用的，词语“可以”按照允许的意义来使用(即，意指“可能”)，而非按照强制的意思来使用(即，意指“必须”)。类似地，词语“包含”、“包括”及“含有”意指包括，但并不限于。

Claims

1.一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行双相关函数的装置，所述装置包含：

第一多个逻辑门，被配置为乘法器单元，可操作用于接收在预定的采样频率下采样的信号，并按照所述相关函数对输入信号执行预定的乘法运算；

第一存储器单元，可操作用于接收并存储来自所述第一多个逻辑门的乘法值；

第二存储器单元，其内存储有来自按照所述相关函数对所述多个码片代码执行的预定的乘法运算的值；

第二多个逻辑门，被配置为加法器单元，用于接收从所述第一存储器单元和所述第二存储器单元输出的乘法值，并考虑来自所述第二存储器单元的所述乘法值对来自所述第一存储器单元的所述乘法值求和；以及

符号选择单元，被配置用于依据存储于所述第二存储器单元内的关联值的符号给来自所述第一多个逻辑门的每个值指派正号或负号。

2.根据权利要求1所述的装置，包含：第三多个逻辑门，被配置为结果加法器单元，可操作用于接收从所述第二多个逻辑门接收的值并对其求和。

3.根据权利要求2所述的装置，包含：定序器，可操作用于选择要输出到所述第二多个逻辑门的、与存储于所述第二存储器单元内的所述码片代码之一关联的乘法值，由此所述第二多个逻辑门可操作用于考虑所选码片代码的所述乘法值对来自所述第一存储器单元的所述乘法值求和。

4.根据权利要求3所述的装置，包含：相关值存储器单元，可操作用于接收并存储所选码片代码的来自所述第三多个逻辑门的和值，其中所述相关值存储器单元被配置用于接收来自所述定序器的选择信号以在所述相关值存储器单元内选择用于存储来自所述第三多个逻辑门的和值的位置。

5.根据权利要求1所述的装置，包含：输入样本存储器，被配置用于将所接收的采样信号存储于其内并将采样信号值输出到所述第一多个逻辑门。

6.根据权利要求5所述的装置，其中所述第一多个逻辑门被配置用于基于所述码片代码内的码片数并行地执行预定数量的乘积计算，并且其中所述输入样本存储器被配置用于基于所述相关函数以及所述码片代码内的所述码片数将预定数量的样本输出到所述第一多个逻辑门。

7.根据权利要求5所述的装置，其中所述第一多个逻辑门被配置用于执行预定的乘积计算并将结果输出到所述第一存储器单元，其中所述输入样本存储器被配置用于基于所述相关函数将样本输出到所述第一多个逻辑门。

8.根据权利要求7所述的装置，其中所述第一存储器单元包含串联布置的多个级单元，其中每个级单元都包含用于输出乘法值的输出，由此来自所述多个级单元的所述乘法值由所述第一多个逻辑门串行存储并被并行输出。

9.根据权利要求8所述的装置，其中所述级单元及级单元输出的数量基于所述码片代码内的所述码片数。

10.根据权利要求8所述的装置，其中所述级单元每个都包含串联布置的多个移位寄存器。

11.根据权利要求8所述的装置，包括第三多个逻辑门，被配置为结果加法器单元，可操作用于接收从所述第二多个逻辑门接收的值并对其求和，其中所述级单元中的一个级单元被布置用于在值通过所述一个级单元来馈送时依据接收自定序器的保持信号来将值保持预定的时间段。

12.根据权利要求8所述的装置，其中所述第二多个逻辑门可操作用于在基于所述码片代码数的预定数量的乘法值被存储于所述第一存储器单元内时对来自所述第一存储器单元的所述乘法值求和。

13.一种接收器，包含：

用于接收模拟信号的模拟信号输入；

被布置用于将所接收的模拟信号转换成数字信号的模数转换器；以及

与所述模数转换器的输出连接的解调器；所述解调器包含可操作用于在预定的采样频率下对所述数字信号采样的采样器；以及被布置用于接收所述采样信号的根据权利要求1至12中的任一项的装置。

14.一种用于对所接收的信号及来自通信标准的多个预定的码片代码执行双相关函数的方法，所述方法包括以下步骤：

接收在预定的采样频率下采样的信号；

按照所述相关函数对输入信号执行预定的乘法运算；

将来自对所述输入信号执行的所述预定的乘法运算的乘法值存储于第一存储器单元内；

配置第二存储器单元，将来自按照所述相关函数对所述多个码片代码执行的预定的乘法运算的值存储于其内；

考虑存储于所述第二存储器单元内的乘法值对来自所述第一存储器单元的所述乘法值求和；以及

依据存储于所述第二存储器单元内的关联值的符号给来自第一多个逻辑门的每个值指派正号或负号。