CN105119715A - 一种基于重加密算法的fpga虚拟io片间互连数字电路 - Google Patents
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Abstract
本发明公开了一种基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是包括：发送端数字电路、接收端数字电路和时钟生成模块；发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑。本发明通过稳定有效的重加密算法，实现对FPGA虚拟IO片间互连数据传输过程中的加解密。
Description
技术领域
本发明涉及加密通信领域，具体地说是一种基于重加密算法的FPGA虚拟IO片间互连数字电路。
背景技术
随着IC(IntegratedCircuitDesign缩写，表示集成电路)设计需求的不断增长，FPGA(Field－ProgrammableGateArray的缩写，表示现场可编程门阵列)的逻辑资源容量也不断扩展，最新的赛灵思出品的Ultra-ScaleFPGA可达到4000万逻辑门。但是随着IC设计不断增长的复杂度和规模，即使是Ultra-Scale也有可能不能满足用户IC设计的需求，这就需要将两片甚至多片FPGA进行互联来达满足用户需求。但是因为FPGA的IO接口有限使得互联又引发了另外一个问题：IO(Input/Output的缩写，表示输入/输出)接口数量有限，所以人们提出了虚拟IO的概念。随着IC设计的继续发展，FPGA开始代替独立芯片应用于各种电子产品，此时又出现了一个问题，FPGA之间的通讯安全问题，数据易被窃取，这是用户不可接受的。
现有的技术中，虽然有一些FPGA片间互联的加密方案，但基本上都用于普通的片间传输，无法实现虚拟IO的片间互联方案，而且加密方法单一且没有有效的同步机制，使得加密效果不高，安全性能降低。
发明内容
针对上述现有技术的不足之处，本发明提供了一种基于重加密算法的FPGA虚拟IO片间互连数字电路，以期能通过稳定有效的重加密算法，实现对FPGA虚拟IO片间互连数据传输过程中的加解密。
本发明为达到上述目的所采用的技术方案是：
本发明一种基于重加密算法的FPGA虚拟IO片间互连数字电路的特点是包括：发送端数字电路、接收端数字电路和时钟生成模块；
所述发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；
所述接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑；
所述明文数据生成逻辑根据所述时钟生成模块所产生的系统时钟Sys_tx_clk生成位宽为n的发送端明文数据Tx_data[n:1]、第一异步FIFO写使能信号Fifo1_wen和第一异步FIFO写时钟Fifo1_wclk，并根据所述第一异步FIFO写使能信号Fifo1_wen和第一异步FIFO写时钟Fifo1_wclk将所述发送端明文数据Tx_data[n:1]写入所述第一异步FIFO中；
所述头同步LFSR加密模块根据所述时钟生成模块所产生的时钟FLSR_enclk生成第一异步FIFO读时钟Fifo1_rclk、第一异步FIFO读使能Fifo1_ren、第二异步FIFO写时钟Fifo2_wclk和第二异步FIFO写使能Fifo2_wen；并根据所述第一异步FIFO读时钟Fifo1_rclk和所述第一异步FIFO读使能Fifo1_ren从所述第一异步FIFO中读取由所述发送端明文数据Tx_data[n:1]生成的n位发送端FLSR明文数据FLSR_pladata[n:1]并进行头同步LFSR加密处理，获得发送端LFSR加密数据FLSR_cipdatao[n:1]后再根据所述第二异步FIFO写时钟Fifo2_wclk和第二异步FIFO写使能Fifo2_wen写入所述第二异步FIFO中；
所述AES加密模块根据所述时钟生成模块所产生的时钟AES_enclk生成第二异步FIFO读时钟Fifo2_rclk、第二异步FIFO读使能Fifo2_ren和并串转换时钟p2s_clk；并根据所述第二异步FIFO读时钟Fifo2_rclk和第二异步FIFO读使能Fifo2_ren从所述第二异步FIFO中读取由所述发送端LFSR加密数据FLSR_cipdatao[n:1]生成的m位发送端AES明文数据AES_pladatai[m:1]后进行AES加密处理，获得发送端AES加密数据AES_cipdatao[m:1]后再根据所述并串转换时钟p2s_clk传输给所述串并转换模块；
所述并串转换模块将所述发送端AES加密数据AES_cipdatao[m:1]分割成m/factor段发送端串行数据data_o[m/factor:1]后再根据所述并串转换时钟p2s_clk传输给所述串行器；所述并串转换模块同时根据所述并串转换时钟p2s_clk产生输出串行数据参考时钟o_clk并传输给所述OBUFDS模块；
所述串行器将所述发送端串行数据data_o[m/factor:1]经过比特串行化处理后获得差分串行数据DATA_P和DATA_N再通过LVDS差分通道传输给所述接收端数字电路的解串器；
所述OBUFDS将所述输出串行数据参考时钟o_clk转换为差分时钟CLK_P和CLK_N并通过所述LVDS差分通道传输给所述接收端数字电路的IBUFGDS模块；
所述IBUFGDS模块将所述差分时钟CLK_P和CLK_N转换为输入串行数据参考时钟i_clk并传递给所述串并转换模块用于生成串并转换时钟s2p_clk并传递给所述解串器和所述第三异步FIFO写控制逻辑；
所述解串器对所述差分串行数据DATA_P和DATA_N进行并行化处理后生成m/factor段接收端串行数据data_i[m/factor：1]后再根据所述串并转换时钟s2p_clk写入所述串并转换模块；
所述串并转换将所述m/factor段接收端串行数据data_i[n/factor]进行并行化处理后生成m位接收端AES密文数据AES_cipdatai[m:1]后再根据所述串并转换时钟s2p_clk写入所述异步FIFO3写控制逻辑；
所述异步FIFO3写控制逻辑根据所述串并转换时钟s2p_clk产生第三异步FIFO读时钟Fifo3_wclk和第三异步FIFO写使能Fifo3_wen，并根据所述第三异步FIFO读时钟Fifo3_wclk和所述将所述第三异步FIFO写使能Fifo3_wen将接收端AES密文数据AES_cipdatai[m:1]写入所述第三异步FIFO中；
所述AES解密模块根据所述时钟生成模块所产生的时钟AES_declk生成第三异步FIFO读时钟Fifo3_rclk、第三异步FIFO读使能Fifo3_ren、第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen；并根据所述第三异步FIFO读时钟Fifo3_rclk和第三异步FIFO读使能Fifo3_ren从所述第三异步FIFO中读取所述接收端AES密文数据AES_cipdatai[m:1]并进行AES解密处理，获得接收端AES明文数据AES_pladatao[m:1]后再根据所述第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen写入所述第四异步FIFO中；
所述头同步LFSR解密模块根据所述时钟生成模块所产生的时钟LFSR_declk生成第四异步FIFO读时钟Fifo4_rclk、第四异步FIFO读使能Fifo4_ren和数据参考时钟Rx_clk；并根据所述第四异步FIFO读时钟Fifo4_rclk和第四异步FIFO读使能Fifo4_ren从所述第四异步FIFO中读取所述接收端数据LFSR密文数据FLSR_cipdatai[n:1]进行头同步FLSR解密处理，获得接收端明文数据Rx_data[n:1]后发送给所述明文数据接收逻辑，从而实现所述FPGA虚拟IO片间互连数字电路的数据传输。
本发明所述的基于重加密算法的FPGA虚拟IO片间互连数字电路的特点也在于，
所述头同步LFSR加密模块包括：第一异步FIFO读控制逻辑、第二异步FIFO写控制逻辑、同步头发送控制逻辑、数据选择控制逻辑、加密伪随机序列生成逻辑、加密异或运算逻辑XOR、加密Seed指定模块、加密反馈系数指定模块和输出选择SEL模块；
所述第一异步FIFO读控制逻辑根据所述时钟FLSR_enclk并生成第一异步FIFO读时钟Fifo1_rclk、第一异步FIFO读使能Fifo1_ren；
所述第二异步FIFO写控制逻辑根据第二异步FIFO写时钟Fifo2_wclk、第二异步FIFO写使能Fifo2_wen；
所述同步头发送控制逻辑检测到所述第一异步FIFO内的数据为非空时向所述输出选择SEL模块发送由若干个n位同步头数据Head_data[n:1]构成的同步头序列后再生成同步头数据发送完成信号Headdata_txdone分别给所述发送端第一异步FIFO读控制逻辑和数据选择控制逻辑；
所述数据选择控制逻辑控制所述输出选择SEL模块输出所述n位同步头数据Head_data[n:1]；
所述发送端第一异步FIFO读控制逻辑根据所述第一异步FIFO读时钟Fifo1_rclk和所述第一异步FIFO读使能Fifo1_ren从所述第一异步FIFO中读取所述n位明文数据FLSR_pladata[n:1]并发送给所述加密异或运算逻辑XOR；同时所述第一异步FIFO生成与所述明文数据FLSR_pladata[n:1]同步的第一有效信号Valid1并发送给所述加密伪随机序列生成逻辑；
所述加密伪随机序列生成逻辑根据所述第一有效信号Valid1、所述加密Seed指定模块提供的种子Seed和所述加密反馈系数指定模块提供的反馈系数生成加密LFSR伪随机序列并发送给所述加密异或运算逻辑XOR；
所述加密异或运算逻辑XOR对所述明文数据FLSR_pladata[n:1]和加密LFSR伪随机序列进行异或运算，生成密文数据Cip_datao[n:1]后发送给所述输出选择SEL模块；
所述数据选择控制逻辑控制所述输出选择SEL模块输出所述密文数据Cip_datao[n:1]；
由若干位所述n位同步头数据Head_data[n:1]构成的同步头序列和密文数据Cip_datao[n:1]构成所述LFSR加密数据FLSR_cipdatao[n:1]。
所述头同步LFSR解密模块包括：第四异步FIFO读控制逻辑、同步头检测过滤逻辑、伪随机序列生成逻辑、解密异或运算逻辑XOR、解密Seed指定模块和解密反馈系数指定模块；
所述第四异步FIFO读控制逻辑接收所述时钟生成模块所产生的时钟LFSR_declk生成第四异步FIFO读时钟Fifo4_rclk、第四异步FIFO读使能Fifo4_ren和数据参考时钟Rx_clk；并根据所述第四异步FIFO读时钟Fifo4_rclk和第四异步FIFO读使能Fifo4_ren从所述第四异步FIFO中读取所述FLSR密文数据FLSR_cipdata[n:1]后传输给所述同步头检测过滤逻辑；同时所述第四异步FIFO生成与所述FLSR密文数据FLSR_cipdata[n:1]同步的第四有效信号Valid4并发送给所述解密伪随机序列生成逻辑；
所述解密伪随机序列生成逻辑根据所述第四有效信号Valid4、所述解密Seed指定模块提供的种子Seed和所述解密反馈系数指定模块提供的反馈系数生成解密LFSR伪随机序列并发送给所述解密异或运算逻辑XOR；
所述同步头检测过滤逻辑若检测到所述LFSR加密数据FLSR_cipdatao[n:1]中包含所述n位同步头数据Head_data[n:1]，则发送同步头检测完成标志信号Check_done给所述接收端伪随机序列生成逻辑；同时将所述LFSR加密数据FLSR_cipdatao[n:1]中的密文数据Cip_datao[n:1]记为LFSR密文数据Valid_cipdata[n:1]后发送给所述解密异或运算逻辑XOR进行寄存；
所述解密异或运算逻辑XOR对所述LFSR密文数据Valid_cipdata[n:1]和解密LFSR伪随机序列行异或运算，生成接收端明文数据Rx_data[n:1]。
所述时钟生成模块包括一个晶振和一个MMCM；所述数字电路中所有时钟均为所述MMCM产生的同源时钟。
与现有技术相比，本发明的有益技术效果体现在：
1、本发明在现有的虚拟IO片间互联方案的基础上，提出了一种基于重加密算法的FPGA虚拟IO片间互连数字电路，解决了现有FPGA虚拟IO互联方案因数据易遭窃听的安全问题；采用稳定有效的LFSR和AES双重加密算法，在发送端数字电路进行加密，在接收端进行解密，在稳定传输数据的同时能够防止数据在差分串行通道传输时被窃听；从而提高了加密的安全性和可靠性。
2、本发明提供了一种稳定可靠的LFSR伪随机序列的同步方法，采用若干个同步头数据组成的同步头数据序列作为发送端和接收端的同步信号，大大增强了LFSR加密算法的稳定性，避免了因加密解密错位或者不同步造成数据码流损坏，降低了误码率；采用serdes的时分多路复用(TDM)技术的差分传输方法，大大降低了接口IO数量。
3、本发明采用由头同步LFSR加密和AES组合而成的重加密算法，其中头同步LFSR加密算法在现有LFSR加密算法的基础上，添加了同步头序列作同步信号，且LFSR加密具有密钥的伪随机性、易生成且易复制的特性，能用较少的密钥种子即可生成多种且巨大的伪随机序列，并且LFSR加密算法加密和解密均只需要一次异或运算即可，这不仅大大增强了加密的效果，也给编码提供了很大的便利，降低了开发的成本；而AES加密拥有一个迭代的、对称密钥分组的密码，拥有三种长度的加解密方式，使用灵活，具有强安全性；头同步LFSR加密和AES加密均具有对称性，操作方便易实现；使用同步头LFSR加密和AES加密的组合加密方式使得加密的安全性大大地增加。
4、本发明采用同一个MMCM(Mixed-ModeClockManager的缩写，表示混合模式时钟管理器)产生的同源时钟，避免了因不同晶振产生的时钟具有不可避免的频率和相位差造成数据丢失，大大增加了数据传输的稳定性，降低了误码率。
附图说明
图1为本发明重加密FPGA虚拟IO片间互连方案结构图；
图2为本发明头同步LFSR加密模块结构图；
图3为本发明AES加密模块结构图；
图4为本发明AES解密模块结构图；
图5为本发明头同步LFSR解密模块结构图；
图6为本发明一种重加密FPGA虚拟IO片间互连方案的通讯示意图；
图7为本发明一具体应用结构示意图；
图8为头同步LFSR加密数据的结构示意图。
具体实施方式
本实施例中，一种基于重加密算法的FPGA虚拟IO片间互连数字电路，其包括：发送端数字电路、接收端数字电路和时钟生成模块；时钟生成模块包括一个晶振和一个MMCM；数字电路中所有时钟均为MMCM产生的同源时钟；
如图1所示，发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；
接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑；串行器和解串器的核心为serdes，其中serdes为SERializer和DESerializer的简称，SERializer表示串行器，DESerializer表示解串器。
明文数据生成逻辑根据时钟生成模块所产生的系统时钟Sys_tx_clk生成位宽为n的发送端明文数据Tx_data[n:1]、第一异步FIFO写使能信号Fifo1_wen和第一异步FIFO写时钟Fifo1_wclk，并根据第一异步FIFO写使能信号Fifo1_wen和第一异步FIFO写时钟Fifo1_wclk将发送端明文数据Tx_data[n:1]写入第一异步FIFO中；n为大于或等于2的整数；第一异步FIFO产生满信号Fifo1_wfull和空信号Empty1。Fifo1_wfull高电平表示第一异步FIFO已写满，不能继续往第一异步FIFO写数据；Empty1高电平表示第一异步FIFO已读空，不能继续从第一异步FIFO读取数据；
头同步LFSR加密模块根据时钟生成模块所产生的时钟FLSR_enclk生成第一异步FIFO读时钟Fifo1_rclk、第一异步FIFO读使能Fifo1_ren、第二异步FIFO写时钟Fifo2_wclk、第二异步FIFO写使能Fifo2_wen；并根据第一异步FIFO读时钟Fifo1_rclk和第一异步FIFO读使能Fifo1_ren从第一异步FIFO中读取由发送端明文数据Tx_data[n:1]生成的n位发送端FLSR明文数据FLSR_pladata[n:1]并进行头同步LFSR加密处理，获得发送端LFSR加密数据FLSR_cipdatao[n:1]后再根据第二异步FIFO写时钟Fifo2_wclk和第二异步FIFO写使能Fifo2_wen写入第二异步FIFO中；第二异步FIFO产生满信号Fifo2_wfull和空信号Empty2。Fifo2_wfull高电平表示第二异步FIFO已写满，不能继续往第二异步FIFO写数据；Empty2高电平表示第二异步FIFO已读空，不能继续从第二异步FIFO读取数据；
AES加密模块根据时钟生成模块所产生的时钟AES_enclk生成第二异步FIFO读时钟Fifo2_rclk、第二异步FIFO读使能Fifo2_ren和并串转换时钟p2s_clk；并根据第二异步FIFO读时钟Fifo2_rclk和第二异步FIFO读使能Fifo2_ren从第二异步FIFO中读取由发送端LFSR加密数据FLSR_cipdatao[n:1]生成的m位发送端AES明文数据AES_pladatai[m:1]后进行AES加密处理，获得发送端AES加密数据AES_cipdatao[m:1]后再根据并串转换时钟p2s_clk传输给串并转换模块；m的取值可以为128、192和256三个数值中的任意一个；
并串转换模块将发送端AES加密数据AES_cipdatao[m:1]分割成m/factor段发送端串行数据data_o[m/factor:1]后再根据并串转换时钟p2s_clk传输给串行器；factor表示串行化比例系数，factor取值可以为大于1且小于17的整数中的任意一个；并串转换模块同时根据并串转换时钟p2s_clk产生输出串行数据参考时钟o_clk并传输给OBUFDS模块；
串行器将发送端串行数据data_o[m/factor:1]经过比特串行化处理后获得差分串行数据DATA_P和DATA_N再通过LVDS差分通道传输给接收端数字电路的解串器；
OBUFDS将输出串行数据参考时钟o_clk转换为差分时钟CLK_P和CLK_N并通过LVDS差分通道传输给接收端数字电路的IBUFGDS模块；
IBUFGDS模块将差分时钟CLK_P和CLK_N转换为输入串行数据参考时钟i_clk并传递给串并转换模块用于生成串并转换时钟s2p_clk并传递给解串器和第三异步FIFO写控制逻辑；
解串器对差分串行数据DATA_P和DATA_N进行并行化处理后生成m/factor段串行数据data_i[m/factor：1]后再根据串并转换时钟s2p_clk写入串并转换模块；
串并转换将m/factor段接收端串行数据data_i[n/factor]进行并行化处理后生成m位接收端AES密文数据AES_cipdatai[m:1]后再根据串并转换时钟s2p_clk写入异步FIFO3写控制逻辑；
异步FIFO3写控制逻辑根据串并转换时钟s2p_clk产生第三异步FIFO读时钟Fifo3_wclk和第三异步FIFO写使能Fifo3_wen，并根据第三异步FIFO读时钟Fifo3_wclk和将第三异步FIFO写使能Fifo3_wen将接收端AES密文数据AES_cipdatai[m:1]写入第三异步FIFO中；第三异步FIFO产生满信号Fifo3_wfull和空信号Empty3。Fifo3_wfull高电平表示第三异步FIFO已写满，不能继续往第三异步FIFO写数据；Empty3高电平表示第三异步FIFO已读空，不能继续从第三异步FIFO读取数据；
AES解密模块根据时钟生成模块所产生的时钟AES_declk生成第三异步FIFO读时钟Fifo3_rclk、第三异步FIFO读使能Fifo3_ren、第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen；并根据第三异步FIFO读时钟Fifo3_rclk和第三异步FIFO读使能Fifo3_ren从第三异步FIFO中读取接收端AES密文数据AES_cipdatai[m:1]并进行AES解密处理，获得接收端AES明文数据AES_pladatao[m:1]后再根据第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen写入第四异步FIFO中；第四异步FIFO产生满信号Fifo4_wfull和空信号Empty4。Fifo4_wfull高电平表示第四异步FIFO已写满，不能继续往第四异步FIFO写数据；Empty4高电平表示第四异步FIFO已读空，不能继续从第四异步FIFO读取数据；
头同步LFSR解密模块根据时钟生成模块所产生的时钟LFSR_declk生成第四异步FIFO读时钟Fifo4_rclk、第四异步FIFO读使能Fifo4_ren和接收明文数据参考时钟Rx_clk；并根据第四异步FIFO读时钟Fifo4_rclk和第四异步FIFO读使能Fifo4_ren从第四异步FIFO中读取接收端数据LFSR密文数据FLSR_cipdatai[n:1]进行头同步FLSR解密处理，获得接收端明文数据Rx_data[n:1]后发送给明文数据接收逻辑，从而实现FPGA虚拟IO片间互连数字电路的数据传输。
如图2所示，头同步LFSR加密模块包括：第一异步FIFO读控制逻辑、第二异步FIFO写控制逻辑、同步头发送控制逻辑、数据选择控制逻辑、加密伪随机序列生成逻辑、加密异或运算逻辑XOR、加密Seed指定模块、加密反馈系数指定模块和输出选择SEL模块；
第一异步FIFO读控制逻辑根据时钟FLSR_enclk并生成第一异步FIFO读时钟Fifo1_rclk、第一异步FIFO读使能Fifo1_ren；
第二异步FIFO写控制逻辑根据第二异步FIFO写时钟Fifo2_wclk、第二异步FIFO写使能Fifo2_wen；
同步头发送控制逻辑检测到第一异步FIFO内的数据为非空时向输出选择SEL模块发送由若干个n位Head_data[n:1]同步头数据组成的同步头序列后再生成同步头数据发送完成信号Headdata_txdone分别给发送端第一异步FIFO读控制逻辑和数据选择控制逻辑；
数据选择控制逻辑控制输出选择SEL模块输出n位同步头数据Head_data[n:1]；
发送端第一异步FIFO读控制逻辑根据第一异步FIFO读时钟Fifo1_rclk和第一异步FIFO读使能Fifo1_ren从第一异步FIFO中读取n位明文数据FLSR_pladata[n:1]并发送给加密异或运算逻辑XOR；同时第一异步FIFO生成与明文数据FLSR_pladata[n:1]同步的第一有效信号Valid1并发送给加密伪随机序列生成逻辑；
加密伪随机序列生成逻辑根据第一有效信号Valid1、加密Seed指定模块提供的种子Seed和加密反馈系数指定模块提供的反馈系数生成加密LFSR伪随机序列并发送给加密异或运算逻辑XOR；
加密异或运算逻辑XOR对明文数据FLSR_pladata[n:1]和加密LFSR伪随机序列进行异或运算，生成密文数据Cip_datao[n:1]后发送给输出选择SEL模块；
数据选择控制逻辑控制输出选择SEL模块输出密文数据Cip_datao[n:1]；
如图8所示，头同步LFSR加密模块和头同步LFSR解密模块的同步头数据由若干个n位Head_data[n:1]组成的同步头数据序列；由若干个n位同步头数据Head_data[n:1]构成的同步头序列和密文数据Cip_datao[n:1]构成LFSR加密数据FLSR_cipdatao[n:1]。
如图3所示，AES加密模块包括第二异步FIFO读控制逻辑，加密种子密钥模块，加密密钥扩展模块，加密轮密钥选取模块，加密第一异或运算逻辑XOR模块，第一S盒变换模块，第一行变换模块，列混合模块，第二异或运算逻辑XOR，加密轮循环控制模块模块，第二S盒变换模块，第二行变换模块，第三异或逻辑运算XOR。
加密密钥扩展根据加密密钥种子提供的种子秘钥通过密钥扩展算法扩展成(m×11)位的加密扩展密钥并发送给加密轮秘钥选取模块；
加密轮密钥选取模块将(m×11)位的加密扩展密钥按顺序分成11组加密轮密钥，每组加密轮密钥为m位；
AES加密模块根据时钟生成模块所产生的时钟AES_enclk生成第二异步FIFO读时钟Fifo2_rclk、第二异步FIFO读使能Fifo2_ren和并串转换时钟p2s_clk；并根据第二异步FIFO读时钟Fifo2_rclk和第二异步FIFO读使能Fifo2_ren从第二异步FIFO中读取由发送端LFSR加密数据FLSR_cipdatao[n:1]生成的m位发送端AES明文数据AES_pladatai[m:1]并发送给加密第一异或运算逻辑XOR；
加密第一异或运算逻辑XOR从加密轮密钥选取模块选取第一组m位加密轮密钥与发送端AES明文数据AES_pladatai[m:1]进行异或运算并将结果发送给第一S盒变换模块；
第一S盒变换模块将第一组m位密钥与发送端AES明文数据AES_pladatai[m:1]进行异或运算的结果进行S盒变换并将变换结果送入第一行变换模块；
第一行变换模块将第一S盒变换模块运算结果进行行变换并将变换结果送入列混合模块；
列混合模块将第一行变换模块运算结果进行列混合操作并将运算结果送入加密第二异或运算逻辑XOR；
加密第二异或运算逻辑XOR从加密轮密钥选取模块选取第二组m位加密轮密钥与列混合模块运算结果进行异或运算并将结果送入加密轮循环控制模块；
加密轮循环控制模块判断此时进行的加密轮数round1是否等于9，若加密轮数round1等于9则将加密第二异或运算逻辑XOR运算结果送入第二S盒变换；否则将加密第二异或运算逻辑XOR运算结果送回第一S盒变换模块，然后再依次经过第一行变换模块，列混合模块和加密第二异或运算逻辑XOR进行循环运算；
加密轮数round1的取值范围为1到9之间的整数并包括1和9，并且每进行一次加密第二异或运算逻辑XOR加密轮数round1加1；
加密轮数round1为2到9时加密第二异或运算逻辑从加密轮密钥选取模块选取的加密轮密钥为第(round1+1)组m位加密轮密钥；
第二S盒变换将加密轮数round1等于9时的加密第二异或运算逻辑XOR运算结果进行S盒变换并将变换结果送入第二行变换模块；
第二行变换模块将第二S盒变换模块运算结果进行行变换并将变换结果送入加密第三异或运算逻辑；
加密第三异或运算逻辑从加密轮密钥选取模块选取第十一组m位加密轮密钥进行异或运算产生发送端AES加密数据AES_cipdatao[m:1]。
如图4所示，AES解密模块包括AES解密模块包括第三异步FIFO读控制逻辑，解密种子密钥模块，解密密钥扩展模块，第四异步FIFO写控制逻辑，解密轮密钥选取模块，解密第一异或运算逻辑XOR，第一逆行变换，第一逆S盒变换，解密第二异或运算逻辑XOR，逆列混合模块，解密轮循环控制模块，第二逆行变换，第二逆S盒变换模块，解密第三异或运算逻辑异或运算XOR。
第三异步FIFO读控制逻辑根据时钟生成模块所产生的时钟AES_enclk生成第三异步FIFO读时钟Fifo3_rclk和第三异步FIFO读使能Fifo3_ren；
第四异步FIFO写控制逻辑根据时钟生成模块所产生的时钟AES_enclk生成第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen；
解密密钥扩展根据解密密钥种子提供的种子秘钥通过密钥扩展算法扩展成(m×11)位的解密扩展密钥并发送给解密轮秘钥选取模块；其中，AES加密模块的加密密钥种子提供的种子秘钥和AES解密模块的解密密钥种子提供的种子秘钥完全相同；
解密轮密钥选取模块将(m×11)位的解密扩展密钥按顺序分成11组解密轮密钥，每组解密轮密钥为m位；
第三异步FIFO读控制逻辑根据时钟生成模块所产生的时钟AES_enclk生成第三异步FIFO读时钟Fifo3_rclk和第三异步FIFO读使能Fifo3_ren并根据第三异步FIFO读时钟Fifo3_rclk和第三异步FIFO读使能Fifo3_ren从第三异步FIFO中读取接收端AES密文数据AES_cipdatai[m:1]并发送给解密第一异或运算逻辑XOR；
解密第一异或运算逻辑XOR从解密轮密钥选取模块选取第一组m位解密轮密钥与接收端AES密文数据AES_cipdatai[m:1]进行异或运算并将结果发送给第一逆行变换模块；
第一逆行变换模块将解密第一异或运算逻辑XOR运算结果进行逆行变换并将变换结果送入第一逆S盒变换模块；
第一逆S盒变换模块将第一逆行变换模块运算的结果进行逆S盒变换并将变换结果送入解密第二异或运算逻辑XOR；
解密第二异或运算逻辑XOR从解密轮密钥选取模块选取第二组m位解密轮密钥与第一逆S盒变换模块运算结果进行异或运算并将结果送入逆列混合模块；
逆列混合模块将解密第二异或运算逻辑XOR运算结果进行逆列混合运算并将运算结果送入解密轮循控制模块；
解密轮循环控制模块判断此时进行的解密轮数round2是否等于9，若解密轮数round2等于9则将解密第二异或运算逻辑XOR运算结果送入第二逆行变换模块；否则将解密第二异或运算逻辑XOR运算结果送回第一逆行变换模块，然后再依次经过第一逆行变换模块，第一逆S盒变换和解密第二异或运算逻辑XOR进行循环运算；
解密轮数round2的取值范围为1到9之间的整数并包括1和9，并且每进行一次解密第二异或运算逻辑XOR解密轮数round2加1；
轮数round为2到9时解密第二异或运算逻辑从解密轮密钥选取模块选取的解密轮密钥为第(round2+1)组m位解密轮密钥；
第二逆行变换模块将解密轮数round2等于9时的解密第二异或运算逻辑XOR运算结果进行逆行变换并将变换结果送入第二逆S盒变换模块；
第二逆S盒变换模块将第二逆行变换模块运算结果进行逆S盒变换并将变换结果送入解密第三异或运算逻辑；
解密第三异或运算逻辑从解密轮密钥选取模块选取第十一组m位解密轮密钥进行异或运算产生接收端AES明文数据AES_pladatao[m:1]；
如图5所示，头同步LFSR解密模块包括：第四异步FIFO读控制逻辑、同步头检测过滤逻辑、伪随机序列生成逻辑、解密异或运算逻辑XOR、解密Seed指定模块和解密反馈系数指定模块；
第四异步FIFO读控制逻辑接收时钟生成模块所产生的时钟LFSR_declk生成第四异步FIFO读时钟Fifo4_rclk、第四异步FIFO读使能Fifo4_ren和数据参考时钟Rx_clk；并根据第四异步FIFO读时钟Fifo4_rclk和第四异步FIFO读使能Fifo4_ren从第四异步FIFO中读取FLSR密文数据FLSR_cipdata[n:1]后传输给同步头检测过滤逻辑；同时第四异步FIFO生成与FLSR密文数据FLSR_cipdata[n:1]同步的第四有效信号Valid4并发送给解密伪随机序列生成逻辑；
解密伪随机序列生成逻辑根据第四有效信号Valid4、解密Seed指定模块提供的种子Seed和解密反馈系数指定模块提供的反馈系数生成解密LFSR伪随机序列并发送给解密异或运算逻辑XOR；其中，加密Seed指定模块提供的种子Seed和解密Seed指定模块提供的种子Seed完全相同；加密反馈系数指定模块提供的反馈系数和解密反馈系数指定模块提供的反馈系数完全相同；
同步头检测过滤逻辑若检测到LFSR加密数据FLSR_cipdatao[n:1]中包含n位同步头数据Head_data[n:1]，则发送同步头检测完成标志信号Check_done给接收端伪随机序列生成逻辑；同时将LFSR加密数据FLSR_cipdatao[n:1]中的密文数据Cip_datao[n:1]记为LFSR密文数据Valid_cipdata[n:1]后发送给解密异或运算逻辑XOR进行寄存；
解密异或运算逻辑XOR对LFSR密文数据Valid_cipdata[n:1]和解密LFSR伪随机序列行异或运算，生成接收端明文数据Rx_data[n:1]。
如图6所示，发送端的明文数据通过头同步LFSR加密和AES加密的双重加密进行加密操作变成密文数据，密文数据通过LVDS差分传输通道进行高速串行传输至接收端。接收端通过AES解密和头同步LFSR解密进行双重解密操作变成接收端所需要的明文数据。
如图7所示，发送端核心模块产生加密数据，然后通过LVDS差分传输通道高速串行传输给接收端；接收端将接收到的密文数据进行解密。而窃听者从LVDS差分传输通道进行窃听，因为窃听到的数据进行了加密而窃听失败。
综上所述，本发明提出了一种由同步头LFSR加密和AES加密的重加密算法，其中头同步LFSR加密算法在现有LFSR加密算法的基础上，添加了同步头序列作为发送端和接收端的同步信号，避免因加密解密错位或者不同步造成数据码流损坏，且LFSR加密具有密钥的伪随机性、易生成且易复制的特性；而AES加密拥有一个迭代的、对称密钥分组的密码，拥有三种长度的加解密方式，使用灵活，具有强安全性；头同步LFSR加密和AES加密均具有对称性，操作方便易实现。通过同步头LFSR加密和AES加密的重加密算法能够稳定有效地实现发送端加密操作和接收端的解密操作，避免了在FPGA虚拟IO片间互联差分串行传输通道被监听，大大增加了安全性，从而解决了当前已有技术面临的瓶颈问题。
Claims (4)
1.一种基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是包括：发送端数字电路、接收端数字电路和时钟生成模块；
所述发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；
所述接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑；
所述明文数据生成逻辑根据所述时钟生成模块所产生的系统时钟Sys_tx_clk生成位宽为n的发送端明文数据Tx_data[n:1]、第一异步FIFO写使能信号Fifo1_wen和第一异步FIFO写时钟Fifo1_wclk，并根据所述第一异步FIFO写使能信号Fifo1_wen和第一异步FIFO写时钟Fifo1_wclk将所述发送端明文数据Tx_data[n:1]写入所述第一异步FIFO中；
所述头同步LFSR加密模块根据所述时钟生成模块所产生的时钟FLSR_enclk生成第一异步FIFO读时钟Fifo1_rclk、第一异步FIFO读使能Fifo1_ren、第二异步FIFO写时钟Fifo2_wclk和第二异步FIFO写使能Fifo2_wen；并根据所述第一异步FIFO读时钟Fifo1_rclk和所述第一异步FIFO读使能Fifo1_ren从所述第一异步FIFO中读取由所述发送端明文数据Tx_data[n:1]生成的n位发送端FLSR明文数据FLSR_pladata[n:1]并进行头同步LFSR加密处理，获得发送端LFSR加密数据FLSR_cipdatao[n:1]后再根据所述第二异步FIFO写时钟Fifo2_wclk和第二异步FIFO写使能Fifo2_wen写入所述第二异步FIFO中；
所述AES加密模块根据所述时钟生成模块所产生的时钟AES_enclk生成第二异步FIFO读时钟Fifo2_rclk、第二异步FIFO读使能Fifo2_ren和并串转换时钟p2s_clk；并根据所述第二异步FIFO读时钟Fifo2_rclk和第二异步FIFO读使能Fifo2_ren从所述第二异步FIFO中读取由所述发送端LFSR加密数据FLSR_cipdatao[n:1]生成的m位发送端AES明文数据AES_pladatai[m:1]后进行AES加密处理，获得发送端AES加密数据AES_cipdatao[m:1]后再根据所述并串转换时钟p2s_clk传输给所述串并转换模块；
所述并串转换模块将所述发送端AES加密数据AES_cipdatao[m:1]分割成m/factor段发送端串行数据data_o[m/factor:1]后再根据所述并串转换时钟p2s_clk传输给所述串行器；所述并串转换模块同时根据所述并串转换时钟p2s_clk产生输出串行数据参考时钟o_clk并传输给所述OBUFDS模块；
所述串行器将所述发送端串行数据data_o[m/factor:1]经过比特串行化处理后获得差分串行数据DATA_P和DATA_N再通过LVDS差分通道传输给所述接收端数字电路的解串器；
所述OBUFDS将所述输出串行数据参考时钟o_clk转换为差分时钟CLK_P和CLK_N并通过所述LVDS差分通道传输给所述接收端数字电路的IBUFGDS模块；
所述IBUFGDS模块将所述差分时钟CLK_P和CLK_N转换为输入串行数据参考时钟i_clk并传递给所述串并转换模块用于生成串并转换时钟s2p_clk并传递给所述解串器和所述第三异步FIFO写控制逻辑；
所述解串器对所述差分串行数据DATA_P和DATA_N进行并行化处理后生成m/factor段接收端串行数据data_i[m/factor：1]后再根据所述串并转换时钟s2p_clk写入所述串并转换模块；
所述串并转换将所述m/factor段接收端串行数据data_i[n/factor]进行并行化处理后生成m位接收端AES密文数据AES_cipdatai[m:1]后再根据所述串并转换时钟s2p_clk写入所述异步FIFO3写控制逻辑；
所述异步FIFO3写控制逻辑根据所述串并转换时钟s2p_clk产生第三异步FIFO读时钟Fifo3_wclk和第三异步FIFO写使能Fifo3_wen，并根据所述第三异步FIFO读时钟Fifo3_wclk和所述将所述第三异步FIFO写使能Fifo3_wen将接收端AES密文数据AES_cipdatai[m:1]写入所述第三异步FIFO中；
所述AES解密模块根据所述时钟生成模块所产生的时钟AES_declk生成第三异步FIFO读时钟Fifo3_rclk、第三异步FIFO读使能Fifo3_ren、第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen；并根据所述第三异步FIFO读时钟Fifo3_rclk和第三异步FIFO读使能Fifo3_ren从所述第三异步FIFO中读取所述接收端AES密文数据AES_cipdatai[m:1]并进行AES解密处理，获得接收端AES明文数据AES_pladatao[m:1]后再根据所述第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen写入所述第四异步FIFO中；
所述头同步LFSR解密模块根据所述时钟生成模块所产生的时钟LFSR_declk生成第四异步FIFO读时钟Fifo4_rclk、第四异步FIFO读使能Fifo4_ren和数据参考时钟Rx_clk；并根据所述第四异步FIFO读时钟Fifo4_rclk和第四异步FIFO读使能Fifo4_ren从所述第四异步FIFO中读取所述接收端数据LFSR密文数据FLSR_cipdatai[n:1]进行头同步FLSR解密处理，获得接收端明文数据Rx_data[n:1]后发送给所述明文数据接收逻辑，从而实现所述FPGA虚拟IO片间互连数字电路的数据传输。
2.根据权利要求1所述的基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是，所述头同步LFSR加密模块包括：第一异步FIFO读控制逻辑、第二异步FIFO写控制逻辑、同步头发送控制逻辑、数据选择控制逻辑、加密伪随机序列生成逻辑、加密异或运算逻辑XOR、加密Seed指定模块、加密反馈系数指定模块和输出选择SEL模块；
所述第一异步FIFO读控制逻辑根据所述时钟FLSR_enclk并生成第一异步FIFO读时钟Fifo1_rclk、第一异步FIFO读使能Fifo1_ren；
所述第二异步FIFO写控制逻辑根据第二异步FIFO写时钟Fifo2_wclk、第二异步FIFO写使能Fifo2_wen；
所述同步头发送控制逻辑检测到所述第一异步FIFO内的数据为非空时向所述输出选择SEL模块发送由若干个n位同步头数据Head_data[n:1]构成的同步头序列后再生成同步头数据发送完成信号Headdata_txdone分别给所述发送端第一异步FIFO读控制逻辑和数据选择控制逻辑；
所述数据选择控制逻辑控制所述输出选择SEL模块输出所述n位同步头数据Head_data[n:1]；
所述发送端第一异步FIFO读控制逻辑根据所述第一异步FIFO读时钟Fifo1_rclk和所述第一异步FIFO读使能Fifo1_ren从所述第一异步FIFO中读取所述n位明文数据FLSR_pladata[n:1]并发送给所述加密异或运算逻辑XOR；同时所述第一异步FIFO生成与所述明文数据FLSR_pladata[n:1]同步的第一有效信号Valid1并发送给所述加密伪随机序列生成逻辑；
所述加密伪随机序列生成逻辑根据所述第一有效信号Valid1、所述加密Seed指定模块提供的种子Seed和所述加密反馈系数指定模块提供的反馈系数生成加密LFSR伪随机序列并发送给所述加密异或运算逻辑XOR；
所述加密异或运算逻辑XOR对所述明文数据FLSR_pladata[n:1]和加密LFSR伪随机序列进行异或运算，生成密文数据Cip_datao[n:1]后发送给所述输出选择SEL模块；
所述数据选择控制逻辑控制所述输出选择SEL模块输出所述密文数据Cip_datao[n:1]；
由若干位所述n位同步头数据Head_data[n:1]构成的同步头序列和密文数据Cip_datao[n:1]构成所述LFSR加密数据FLSR_cipdatao[n:1]。
3.根据权利要求1所述的基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是，所述头同步LFSR解密模块包括：第四异步FIFO读控制逻辑、同步头检测过滤逻辑、伪随机序列生成逻辑、解密异或运算逻辑XOR、解密Seed指定模块和解密反馈系数指定模块；
所述第四异步FIFO读控制逻辑接收所述时钟生成模块所产生的时钟LFSR_declk生成第四异步FIFO读时钟Fifo4_rclk、第四异步FIFO读使能Fifo4_ren和数据参考时钟Rx_clk；并根据所述第四异步FIFO读时钟Fifo4_rclk和第四异步FIFO读使能Fifo4_ren从所述第四异步FIFO中读取所述FLSR密文数据FLSR_cipdata[n:1]后传输给所述同步头检测过滤逻辑；同时所述第四异步FIFO生成与所述FLSR密文数据FLSR_cipdata[n:1]同步的第四有效信号Valid4并发送给所述解密伪随机序列生成逻辑；
所述解密伪随机序列生成逻辑根据所述第四有效信号Valid4、所述解密Seed指定模块提供的种子Seed和所述解密反馈系数指定模块提供的反馈系数生成解密LFSR伪随机序列并发送给所述解密异或运算逻辑XOR；
所述同步头检测过滤逻辑若检测到所述LFSR加密数据FLSR_cipdatao[n:1]中包含所述n位同步头数据Head_data[n:1]，则发送同步头检测完成标志信号Check_done给所述接收端伪随机序列生成逻辑；同时将所述LFSR加密数据FLSR_cipdatao[n:1]中的密文数据Cip_datao[n:1]记为LFSR密文数据Valid_cipdata[n:1]后发送给所述解密异或运算逻辑XOR进行寄存；
所述解密异或运算逻辑XOR对所述LFSR密文数据Valid_cipdata[n:1]和解密LFSR伪随机序列行异或运算，生成接收端明文数据Rx_data[n:1]。
4.根据权利要求1所述的基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是，所述时钟生成模块包括一个晶振和一个MMCM；所述数字电路中所有时钟均为所述MMCM产生的同源时钟。
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