CN110120867A - 一种基于量子可逆线路的aes硬件加密系统的实现方法 - Google Patents
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Abstract
本发明提供了一种基于量子可逆线路的AES硬件加密系统的实现方法，属于信息安全领域技术领域。其技术方案为：一种基于量子可逆线路的AES硬件加密系统，包括量子可逆线路加解密模块、量子秘钥扩展模块以及多接口选择模块；实现方法包括以下步骤：实现量子可逆线路加解密模块的硬件化设置，完成量子秘钥扩展模块的硬件化设置，采用电子电路设置多接口选择模块。本发明的有益效果为：将基于量子可逆线路的加解密模块与量子秘钥扩展模块根据算法规则相结合，构造出基于量子可逆线路的加密系统，加密的复杂度是传统方法的(2n‑1)！倍，提高加密效果与抗攻击能力，另外多接口选择模块能与各种接口的设备连接，完成对各种形式信息的加解密操作。
Description
技术领域
本发明涉及信息安全技术领域，尤其涉及一种基于量子可逆线路的AES硬件加密系统的实现方法。
背景技术
随着物联网时代的到来，在网络上传输的信息已然不能量化衡量，每人、每物的隐私信息都连接在网络上，一旦这些信息被窃取，将给社会带来混乱。因此，无数的信息需要得到安全有效的保护，这样才能保证物联网社会的安全与发展。
基于量子可逆线路的AES加密技术，将量子可逆线路的可逆、高复杂度等特点用于加密技术领域，在加密速率提高的前提下又增加加密的复杂度、抗攻击能力。
陈加庆，管致锦，程学云等的文献[1]是基于量子可逆逻辑加密算法设计与硬件实现[J].解放军理工大学学报(自然科学版)，2018，0(0)：1-3.主要是通过介绍列混合及轮秘钥加的量子线路及电子电路实现方式，描述了量子可逆线路实现128位秘钥的AES算法有效性、可行性，然而，此文献只介绍了基于量子可逆线路的加解密算法的硬件实现，没有完成加密系统的设置，缺少了量子可逆线路秘钥扩展模块及相应的接口模块，这会大大降低加密系统的加密效果与复杂度，导致其缺少实用性，无法投入使用。
发明内容
本发明的目的在于提供一种高效、实用的基于量子可逆线路的AES硬件加密系统的实现方法。
本发明是通过如下措施实现的：一种基于量子可逆线路的AES硬件加密系统，其中，包括量子可逆线路加解密模块、量子秘钥扩展模块以及多接口选择模块，其中所述量子可逆线路加解密模块和量子秘钥扩展模块是基于量子可逆线路构造并完成硬件化设置，所述多接口选择模块由电子电路设置而成。
为了更好的实现上述发明目的，本发明还提供了一种基于量子可逆线路的AES硬件加密系统的实现方法，其中，包括量子可逆线路加解密模块、量子秘钥扩展模块以及多接口选择模块，其中所述量子可逆线路加解密模块和量子秘钥扩展模块是基于量子可逆线路构造并完成硬件化设置，所述多接口选择模块由电子电路设置而成。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述方法包括以下步骤：
步骤A：实现量子可逆线路加解密模块的硬件化设置；
步骤B：实现量子秘钥扩展模块的硬件化设置；
步骤C：采用电子电路设置多接口选择模块。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤A具体为量子可逆线路加解密模块分为加密部分和解密部分，所述解密部分与所述加密部分是互逆的，所述加密部分包含十轮加密函数，除末轮外，每轮加密函数由量子轮秘钥加硬件模块、量子字节替换硬件模块、量子行位移硬件模块、量子列混合硬件模块四个部分组成。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤B具体是针对128位的种子秘钥进行操作，由若干量子逻辑门、量子逻辑线路通过量子加密的运算规则级联而成，达到将128位AES种子秘钥扩展成1408位加解密秘钥的作用，并转化成电子线路，为步骤A中量子可逆线路加解密模块中的所述量子轮秘钥加硬件模块提供所需的秘钥。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤C具体为，所述多接口选择模块具有多种类型的接口电路，接口电路与步骤A中的量子线路加解密模块能够完全契合，用户可使用该接口电路与步骤A中的量子线路加解密模块进行信息交互，完成所需信息的加解密任务；不同的接口可满足用户不同的需求，在接口电路的实现中，首先熟悉不同接口的功能、角色类型，在仔细分析接口协议之后，用硬件描述语言实现协议中的规则，并转化成相应的接口电路。
其中，所述步骤A具体还包括如下步骤：
步骤A-1：量子轮秘钥加硬件模块的设置，
所述量子轮秘钥加硬件模块将128位状态矩阵与128位由量子秘钥扩展模块生成的对应128位秘钥进行异或，该运算通过128个CNOT门实现，对其进行硬件化设置可以使用128个电子线路中的异或门级联构成；
步骤A-2：量子字节替换硬件模块的设置，
所述量子字节替换硬件模块对128位状态矩阵进行整体操作，通过伽罗华域上的变换，实现对状态矩阵的非线性变换；它将有限域GF(28)上的数据变换到其复合域GF((24)2)中中，并在复合域上进行求逆操作之后，将数据再变换回有限域上，最后再进行可逆的仿射变换；
步骤A-3：量子行位移硬件模块的设置，
所述量子行位移硬件模块对128位的状态矩阵进行操作，实现矩阵中不同行左移不同位数的功能，该运算只是字节顺序的变动，可以用量子交换门实现，也可以不进行任何量子操作，在电路输出时改变顺序即可；
步骤A-4：量子列混合硬件模块的设置，
该模块通过矩阵乘法，对128位的状态矩阵进行加密操作，该运算可以通过矩阵乘法的方式实现，将其写成多项式相乘的形式：s′(x)＝w(x)⊙s(x)，其
中w(x)是伽罗华域上的多项式，记为：
w(x)＝{03}x3+{01}x2+{01}x+{02}
将w(x)写成矩阵形式，通过矩阵乘法计算之后，每一列中的每一个字节都可以用一个多项式来表示：
此处的Si，c，i∈[0，3]表示状态矩阵中的第i行，第c列个字节，S′i，c，i∈[0，3]表示通过列混合变换后状态矩阵中的第i行，第c列个字节，{03}·A可以表示为可用乘2运算与加法实现，该模块的硬件实现过程中使用低电平表示量子线路中始状态为|0>的辅助比特，使用32位的异或门来对应量子线路中的CNOT门，并使用4个乘2器件，实现乘2运算的量子线路硬件模块级联构成。
其中，所述步骤A-2具体包括如下步骤：
步骤A-2-1：将有限域上数据变换到复合域上，公式为： 其中a0，a1，a2，a3，a4，a5，a6，a7表示有限域上的8位数据，al0，al1，al2，al3，ah0，ah1，ah2，ah3表示有限域上数据变换到复合域上的8位数据，该步骤对8位量子位进行操作，可用11个CNOT门实现，采用11个电子线路中的异或门级联构成，对其进行硬件化设置；
步骤A-2-2：对数据在复合域上进行求逆，该步骤针对所述步骤A-2-1输出的复合域上的8位数据进行操作，其变换公式为： 其中al0，al1，al2，al3，ah0，ah1，ah2，ah3表示复合域上求逆之前的8位数据，d0，d1，d2，d3的表达式为a′h0，a′h1，a′h2，a′h3，a′l0，a′l1，a′l2，al3′表示对数据在复合域上求逆之后的8位数据，
可用8个CNOT门和36个Toffi门实现，对其进行硬件化使用电子线路中的异或门和与门构成；
步骤A-2-3：将步骤A-2-2求逆后复合域上的数据变换回有限域上，其变换公式为： 其中a′h0，a′h1，a′h2，a′h3，a′l0，a′l1，a′l2，al3′表示步骤A-2-2中对数据在复合域上求逆之后的8位数据，a0，a1，a2，a3，a4，a5，a6，a7表示将步骤A-2-2在复合域上求逆之后的8位数据变换为有限域上的8位数据，该步骤针对步骤A-2-2求逆后复合域上的8位数据进行操作，可用12个CNOT门实现，对其进行硬件化可以使用12个电子线路中的异或门级联构成；
步骤A-2-4：对步骤A-2-3变换后有限域上的数据进行仿射变换，其变换公式为：
其中bi表示步骤A-2-3变换后有限域上的数据，bi′表示对步骤A-2-3变换后有限域上的数据进行仿射变换后的数据，mod8表示除8取余，该步骤针对步骤A-2-3变换之后的有限域上的8位数据进行操作，需要制备初始状态为|11000110>的辅助量子位，并使用40个CNOT门实现，对其进行硬件化可以使用电子线路中的高电平表示量子辅助位|1>，使用低电平来表示量子辅助位|0>，使用异或门来代替CNOT门，通过上述公式(1)搭建硬件电路。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤B具体还包括如下步骤：
步骤B-1：g函数的实现，
所述g函数涉及循环左移、字节替换、Rcon异或，循环左移与字节替换分别用步骤A-3量子行位移硬件模块和步骤A-2中量子字节替换硬件模块的实现方式设置而成，Rcon是一个一维数组，Rcon[1]＝0x01；Rcon[i]＝Rcon[i-1]*(02)；由于128位的秘钥需扩展10轮，所以Rcon数组需计算Rcon[1]至Rcon[10]的值；
步骤B-2：秘钥扩展算法的整体实现，
将步骤B-1实现的g函数封装成G器件，秘钥扩展算法为：种子秘钥表示为W[0]至W[3]，扩展求得的是W[4]至W[43]，若j％4＝0，则否则其中g(w[j-1])表示将w[j-1]经g函数处理之后得到的数据，量子线路实现该算法时，异或可用控制非门(CNOT门)实现，g函数为步骤B-1的实现的用G器件表示，硬件线路实现该整体算法时有异或门可直接使用；将步骤A中实现的量子线路加解密模块与步骤B实现的量子秘钥扩展模块根据加密算法规则结合，构成加密系统的完整加解密部分，该部分能够对信息进行加解密，并且加密的复杂度是普通AES算法的(2n-1)！倍。
其中，所述步骤B-1中，Rcon异或具体实现过程包括如下步骤：
步骤B-1-1：生成Rcon数组，需要制备初始状态为|00000001>的辅助量子位初始化Rcon[1]的值，并使用9个乘二器件和控制非门进行级联，计算输出每个Rcon的值，对其进行硬件化可以使用电子线路中的高电平表示量子辅助位|1>，使用低电平来表示量子辅助位|0>，使用9个乘二器件级联，根据公式Rcon[i]＝Rcon[i-1]*(02)搭建硬件电路；
步骤B-1-2：与不同Rcon值异或取决于(j/4)的值，8比特数据除4运算是将该数据右移两位实现，量子线路构造8比特数据除4运算，用辅助比特|0>补高两位，右移两位操作可用交换门实现，硬件电路实现除4运算，可用低电平代替辅助比特|0>，移位操作，需在布线时将输入按照移位后的顺序输出。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤C中多接口选择模块中的SPI接口实现具体包括以下步骤：
步骤C-1，判断用户是否要发送数据进行加解密，这一步需确定片选信号CS是否为1即可实现；
步骤C-2，默认接口的相位与极性为0，时钟高电平有效，数据采样发生在时钟(CLK)奇数边沿，硬件实现就是判断CLK的值是否为1，若为1，则接收一个比特的数据并放入缓存中；
步骤C-3，将缓存中数据经量子可逆线路加解密模块加解密，是对缓存中的比特进行计数，当计数值达到128时，将这128位的数据放到加解密系统的接收总线上；
步骤C-4，数据加解密完成后输出处理后的数据，将处理后的数据放入缓冲区并计数，每当计数值达到128时，将这128位的数据放入输出接口模块的数据接收总线上，输出接口模块根据自己的时钟频率输出处理后的数据。
具体地说，一种基于量子可逆线路的AES硬件加密系统的实现方法包括以下步骤：
所述方法包括以下步骤：
步骤A：实现量子可逆线路加解密模块的硬件化设置；
步骤B：实现量子秘钥扩展模块的硬件化设置；
步骤C：采用电子电路设置多接口选择模块。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤A具体为量子可逆线路加解密模块分为加密部分和解密部分，所述解密部分与所述加密部分是互逆的，所述加密部分包含十轮加密函数，除末轮外，每轮加密函数由量子轮秘钥加硬件模块、量子字节替换硬件模块、量子行位移硬件模块、量子列混合硬件模块四个部分组成。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述针步骤B具体是对128位的种子秘钥进行操作，由若干量子逻辑门、量子逻辑线路通过量子加密的运算规则级联而成，达到将128位AES种子秘钥扩展成1408位加解密秘钥的作用，并转化成电子线路为量子可逆线路加解密模块中的所述量子轮秘钥加硬件模块提供所需的秘钥。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤C具体为，所述多接口选择模块具有多种类型的接口电路，不同的接口可满足用户不同的需求，在接口电路的实现中，首先熟悉不同接口的功能、角色类型，在仔细分析接口协议之后，用硬件描述语言实现协议中的规则，并转化成相应的接口电路；
以SPI接口为例，SPI是一种高速的，全双工，同步的通信总线，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，本发明中的量子可逆线路加解密模块是对用户发送的数据进行接收并完成加解密，所以设计的接口为从设备的接口，完成的是读数据的工作，另外，本加密系统对数据是每128位进行一次操作，确定角色后便开始设计，核心内容如以下步骤C-1、步骤C-2、步骤C-3、步骤C-4具体阐述。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤A具体还包括如下步骤：
步骤A-1：量子轮秘钥加硬件模块的设置，
所述量子轮秘钥加硬件模块将128位状态矩阵与128位由量子秘钥扩展模块生成的对应128位秘钥进行异或，该运算通过128个CNOT门实现，对其进行硬件化设置可以使用128个电子线路中的异或门级联构成；
步骤A-2：量子字节替换硬件模块的设置，
所述量子字节替换硬件模块对128位状态矩阵进行整体操作，通过伽罗华域上的变换，实现对状态矩阵的非线性变换；它将有限域GF(28)上的数据变换到其复合域GF((24)2)中中，并在复合域上进行求逆操作之后，将数据再变换回有限域上，最后再进行可逆的仿射变换；
步骤A-3：量子行位移硬件模块的设置，
所述量子行位移硬件模块对128位的状态矩阵进行操作，实现矩阵中不同行左移不同位数的功能，该运算只是字节顺序的变动，可以用量子交换门实现，也可以不进行任何量子操作，在电路输出时改变顺序即可；
步骤A-4：量子列混合硬件模块的设置，
该模块通过矩阵乘法，对128位的状态矩阵进行加密操作，该运算可以通过矩阵乘法的方式实现，将其写成多项式相乘的形式：s′(x)＝w(x)⊙s(x)，其
中w(x)是伽罗华域上的多项式，记为：
w(x)＝{03}x3+{01}x2+{01}x+{02}
将w(x)写成矩阵形式，通过矩阵乘法计算之后，每一列中的每一个字节都可以用一个多项式来表示：
此处的Si，c，i∈[0，3]表示状态矩阵中的第i行，第c列个字节，S′i，c，i∈[0，3]表示通过列混合变换后状态矩阵中的第i行，第c列个字节，{03}·A可以表示为可用乘2运算与加法实现，该模块的硬件实现过程中使用低电平表示量子线路中始状态为|0>的辅助比特，使用32位的异或门来对应量子线路中的CNOT门，并使用4个乘2器件，实现乘2运算的量子线路硬件模块级联构成。
其中，所述步骤A-2具体包括如下步骤：
步骤A-2-1：将有限域上数据变换到复合域上，采用公式：
其中a0，a1，a2，a3，a4，a5，a6，a7表示有限域上的8位数据，al0，al1，al2，al3，ah0，ah1，ah2，ah3表示有限域上数据变换到复合域上的8位数据，该步骤对8位量子位进行操作，可用11个CNOT门实现，采用11个电子线路中的异或门级联构成，对其进行硬件化设置；
步骤A-2-2：对数据在复合域上进行求逆，该步骤针对所述步骤A-2-1输出的复合域上的8位数据进行操作，其变换公式为： 其中al0，al1，al2，al3，ah0，ah1，ah2，ah3表示复合域上求逆之前的8位数据，d0，d1，d2，d3的表达式为a′h0，a′h1，a′h2，a′h3，a′l0，a′l1，a′l2，al3′表示对数据在复合域上求逆之后的8位数据，可用8个CNOT门和36个Toffi门实现，对其进行硬件化使用电子线路中的异或门和与门构成；
步骤A-2-3：将步骤A-2-2求逆后复合域上的数据变换回有限域上，其变换公式为： 其中a′h0，a′h1，a′h2，a′h3，a′l0，a′l1，a′l2，al3′表示步骤A-2-2中对数据在复合域上求逆之后的8位数据，a0，a1，a2，a3，a4，a5，a6，a7表示将步骤A-2-2在复合域上求逆之后的8位数据变换为有限域上的8位数据，该步骤针对步骤A-2-2求逆后复合域上的8位数据进行操作，可用12个CNOT门实现，对其进行硬件化可以使用12个电子线路中的异或门级联构成；
步骤A-2-4：对步骤A-2-3变换后有限域上的数据进行仿射变换，其变换公式为：
其中bi表示步骤A-2-3变换后有限域上的数据，bi′表示对步骤A-2-3变换后有限域上的数据进行仿射变换后的数据，mod8表示除8取余，该步骤针对步骤A-2-3变换之后的有限域上的8位数据进行操作，需要制备初始状态为|11000110>的辅助量子位，并使用40个CNOT门实现，对其进行硬件化可以使用电子线路中的高电平表示量子辅助位|1>，使用低电平来表示量子辅助位|0>，使用异或门来代替CNOT门，通过上面的公式(1)搭建硬件电路。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤B具体还包括如下步骤：
步骤B-1：g函数的实现，
所述g函数涉及循环左移、字节替换、Rcon异或，循环左移与字节替换分别用步骤A-3量子行位移硬件模块和步骤A-2中量子字节替换硬件模块中的方式设置实现，Rcon是一个一维数组，Rcon[1]＝0x01；Rcon[i]＝Rcon[i-1]*(02)(乘2是基于有限域上的乘法)；由于128位的秘钥需扩展10轮，所以Rcon数组需计算Rcon[1]至Rcon[10]的值；
步骤B-2：秘钥扩展算法的整体实现，
将步骤B-1实现的g函数封装成G器件，种子秘钥表示为W[0]至W[3]，扩展求得的是W[4]至W[43]，若j％4＝0，则否则 其中g(w[j-1])表示将w[j-1]经g函数处理之后得到的数据，量子线路实现该算法时，异或可用控制非门(CNOT门)实现，g函数为步骤B-1的实现的用G器件表示，硬件线路实现该整体算法时有异或门可直接使用；将加解密与秘钥扩展两个模块根据加密算法规则结合，便可构成加密系统的完整加解密部分，该部分能够对信息进行加密，并且加密的复杂度是普通AES算法的(2n-1)！倍，在提高加密效果的同时还能增加加密的速率。
其中，所述步骤B-1中，Rcon异或具体实现过程包括如下步骤：
步骤B-1-1：生成Rcon数组，需要制备初始状态为|00000001>的辅助量子位初始化Rcon[1]的值，并使用9个乘二器件(U器件)级联，计算输出每个Rcon的值，对其进行硬件化可以使用电子线路中的高电平表示量子辅助位|1>，使用低电平来表示量子辅助位|0>，使用9个乘二器件级联，根据公式Rcon[i]＝Rcon[i-1]*(02)搭建硬件电路；
步骤B-1-2：与不同Rcon值异或取决于(j/4)的值，8比特数据除4运算是将该数据右移两位实现，量子线路构造8比特数据除4运算，用辅助比特|0>补高两位，右移两位操作可用SWAP门实现，硬件电路实现除4运算，可用低电平代替辅助比特|0>，移位操作，需在布线时将输入按照移位后的顺序输出。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤C具体还包括如下步骤：
步骤C-1，判断用户是否要发送数据进行加解密，这一步需确定片选信号CS是否为1即可实现；
步骤C-2，默认接口的相位与极性为0，时钟高电平有效，数据采样发生在时钟(CLK)奇数边沿，硬件实现就是判断CLK的值是否为1，若为1，则接收一个比特的数据并放入缓存中；
步骤C-3，将缓存中数据经量子可逆线路加解密模块加解密，是对缓存中的比特进行计数，当计数值达到128时，将这128位的数据放到加解密系统的接收总线上；
步骤C-4，数据加解密完成后输出处理后的数据，将处理后的数据放入缓冲区并计数，每当计数值达到128时，将这128位的数据放入输出接口模块的数据接收总线上，输出接口模块根据自己的时钟频率输出处理后的数据；
其他接口的实现方式与SPI接口类似，故不做赘述，在实现多个接口的设置之后，将它们整合在一个模块中，供用户选择使用，使用者可根据需要选择不同的接口使用，无需转换，因为每个接口只有数据输入的时候使用控制开关才会被打开，当然其对应的输出接口使用控制开关也会被打开，例如，使用者使用了UART接口输入数据，经过加密系统处理的信息也只会从输出接口模块的UART接口输出。
本发明的有益效果为：
(1)本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法，该加密系统的量子可逆线路加解密模块以及量子秘钥扩展模块都是基于量子可逆线路构造并完成硬件化设置的，所以抗攻击能力是传统加密方法(2n-1)！倍，能有效抵抗能耗攻击等边信道攻击，加密效果更好，时间更短。
(2)该系统还具有多接口选择模块，模块中的接口电路与量子线路加解密模块能够完全契合，用户可使用该接口电路与量子线路加解密模块进行信息交互，完成所需信息的加解密任务；不同的接口可与具有不同接口的设备连接，满足用户不同的需求，方便了用户的使用，扩大了应用范围；
(3)本发明中基于量子可逆线路的AES硬件加密系统，该系统可对各种信息进行加解密，加密效果是是传统加密方法(2n-1)！倍，能够使得物联网的信息安全问题将得到很好的解决。
附图说明
图1为本发明实施例中量子轮秘钥加硬件模块部分量子线路实现图；
图2为本发明实施例中量子轮秘钥加硬件模块部分硬件电路实现图；
图3为本发明实施例中量子字节替换硬件模块仿射变换部分量子线路实现图；
图4为本发明实施例中量子字节替换硬件模块仿射变换部分硬件电路实现图；
图5为本发明实施例中量子列混合硬件模块量子线路实现图；
图6为本发明实施例中量子列混合硬件模块硬件电路实现图；
图7为本发明实施例中量子秘钥扩展硬件模块部分量子线路实现图；
图8为本发明实施例中量子秘钥扩展硬件模块部分硬件电路实现图；
图9为本发明实施例中量子可逆线路加解密模块与量子秘钥扩展模块连接结构图；
图10为本发明实施例中SPI接口实现线路图；
图11为本发明实施例中Uart接口实现线路图；
图12为本发明实施例中多接口选择模块与量子可逆线路加解密模块及量子秘钥扩展模块连接示意图；
图13为本发明实施例AES硬件加密系统对文档加密前后效果对比图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，对本方案进行阐述。
参见图1至图13，本发明是：一种基于量子可逆线路的AES硬件加密系统的实现方法包括以下步骤：
所述方法包括以下步骤：
步骤A：实现量子可逆线路加解密模块的硬件化设置；
步骤B：实现量子秘钥扩展模块的硬件化设置；
步骤C：采用电子电路设置多接口选择模块。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤A具体为量子可逆线路加解密模块分为加密部分和解密部分，所述解密部分与所述加密部分是互逆的，所述加密部分包含十轮加密函数，除末轮外，每轮加密函数由量子轮秘钥加硬件模块、量子字节替换硬件模块、量子行位移硬件模块、量子列混合硬件模块四个部分组成。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述针步骤B具体是对128位的种子秘钥进行操作，由若干量子逻辑门、量子逻辑线路通过量子加密的运算规则级联而成，达到将128位AES种子秘钥扩展成1408位加解密秘钥的作用，并转化成电子线路为量子可逆线路加解密模块中的所述量子轮秘钥加硬件模块提供所需的秘钥。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤C具体为，所述多接口选择模块具有多种类型的接口电路，不同的接口可满足用户不同的需求，在接口电路的实现中，首先熟悉不同接口的功能、角色类型，在仔细分析接口协议之后，用硬件描述语言实现协议中的规则，并转化成相应的接口电路；
以SPI接口为例，SPI是一种高速的，全双工，同步的通信总线，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，本发明中的量子可逆线路加解密模块是对用户发送的数据进行接收并完成加解密，所以设计的接口为从设备的接口，完成的是读数据的工作，另外，本加密系统对数据是每128位进行一次操作，确定角色后便开始设计，核心内容如以下步骤C-1、步骤C-2、步骤C-3、步骤C-4具体阐述。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤A具体还包括如下步骤：
步骤A-1：量子轮秘钥加硬件模块的设置，
所述量子轮秘钥加硬件模块将128位状态矩阵与128位由量子秘钥扩展模块生成的对应128位秘钥进行异或，该运算通过128个CNOT门实现，对其进行硬件化设置可以使用128个电子线路中的异或门级联构成；
步骤A-2：量子字节替换硬件模块的设置，
所述量子字节替换硬件模块对128位状态矩阵进行整体操作，通过伽罗华域上的变换，实现对状态矩阵的非线性变换；它将有限域GF(28)上的数据变换到其复合域GF((24)2)中中，并在复合域上进行求逆操作之后，将数据再变换回有限域上，最后再进行可逆的仿射变换；
步骤A-3：量子行位移硬件模块的设置，
所述量子行位移硬件模块对128位的状态矩阵进行操作，实现矩阵中不同行左移不同位数的功能，该运算只是字节顺序的变动，可以用量子交换门实现，也可以不进行任何量子操作，在电路输出时改变顺序即可；
步骤A-4：量子列混合硬件模块的设置，
该模块通过矩阵乘法，对128位的状态矩阵进行加密操作，该运算可以通过矩阵乘法的方式实现，将其写成多项式相乘的形式：s′(x)＝w(x)⊙s(x)，其
中w(x)是伽罗华域上的多项式，记为：
w(x)＝{03}x3+{01}x2+{01}x+{02}
将w(x)写成矩阵形式，通过矩阵乘法计算之后，每一列中的每一个字节都可以用一个多项式来表示：
此处的Si，c，i∈[0，3]表示状态矩阵中的第i行，第c列个字节，S′i，c，i∈[0，3]表示通过列混合变换后状态矩阵中的第i行，第c列个字节，{03}·A可以表示为可用乘2运算与加法实现，该模块的硬件实现过程中使用低电平表示量子线路中始状态为|0>的辅助比特，使用32位的异或门来对应量子线路中的CNOT门，并使用4个乘2器件，实现乘2运算的量子线路硬件模块级联构成。
其中，所述步骤A-2具体包括如下步骤：
步骤A-2-1：将有限域上数据变换到复合域上，采用公式：
其中a0，a1，a2，a3，a4，a5，a6，a7表示有限域上的8位数据，al0，al1，al2，al3，ah0，ah1，ah2，ah3表示有限域上数据变换到复合域上的8位数据，
该步骤对8位量子位进行操作，可用11个CNOT门实现，采用11个电子线路中的异或门级联构成，对其进行硬件化设置；
步骤A-2-2：对数据在复合域上进行求逆，该步骤针对所述步骤A-2-1输出的复合域上的8位数据进行操作，其变换公式为： 其中al0，al1，al2，al3，ah0，ah1，ah2，ah3表示复合域上求逆之前的8位数据，d0，d1，d2，d3的表达式为a′h0，a′h1，a′h2，a′h3，a′l0，a′l1，a′l2，al3′表示对数据在复合域上求逆之后的8位数据，
可用8个CNOT门和36个Toffi门实现，对其进行硬件化使用电子线路中的异或门和与门构成；
步骤A-2-3：将步骤A-2-2求逆后复合域上的数据变换回有限域上，其变换公式为： 其中a′h0，a′h1，a′h2，a′h3，a′l0，a′l1，a′l2，al3′表示步骤A-2-2中对数据在复合域上求逆之后的8位数据，a0，a1，a2，a3，a4，a5，a6，a7表示将步骤A-2-2在复合域上求逆之后的8位数据变换为有限域上的8位数据，该步骤针对步骤A-2-2求逆后复合域上的8位数据进行操作，可用12个CNOT门实现，对其进行硬件化可以使用12个电子线路中的异或门级联构成；
步骤A-2-4：对步骤A-2-3变换后有限域上的数据进行仿射变换，其变换公式为：
其中bi表示步骤A-2-3变换后有限域上的数据，bi′表示对步骤A-2-3变换后有限域上的数据进行仿射变换后的数据，mod8表示除8取余，该步骤针对步骤A-2-3变换之后的有限域上的8位数据进行操作，需要制备初始状态为|11000110>的辅助量子位，并使用40个CNOT门实现，对其进行硬件化可以使用电子线路中的高电平表示量子辅助位|1>，使用低电平来表示量子辅助位|0>，使用异或门来代替CNOT门，通过上面的公式(1)搭建硬件电路。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤B具体还包括如下步骤：
步骤B-1：g函数的实现，
所述g函数涉及循环左移、字节替换、Rcon异或，循环左移与字节替换分别用步骤A-3量子行位移硬件模块和步骤A-2中量子字节替换硬件模块中的方式设置实现，Rcon是一个一维数组，Rcon[1]＝Ox01；Rcon[i]＝Rcon[i-1]*(02)(乘2是基于有限域上的乘法)；由于128位的秘钥需扩展10轮，所以Rcon数组需计算Rcon[1]至Rcon[10]的值；
步骤B-2：秘钥扩展算法的整体实现，
将步骤B-1实现的g函数封装成G器件，种子秘钥表示为W[0]至W[3]，扩展求得的是W[4]至W[43]，若j％4＝0，则否则 其中g(w[j-1])表示将w[j-1]经g函数处理之后得到的数据，量子线路实现该算法时，异或可用控制非门(CNOT门)实现，g函数为步骤B-1的实现的用G器件表示，硬件线路实现该整体算法时有异或门可直接使用；将加解密与秘钥扩展两个模块根据加密算法规则结合，便可构成加密系统的完整加解密部分，该部分能够对信息进行加密，并且加密的复杂度是普通AES算法的(2n-1)！倍，在提高加密效果的同时还能增加加密的速率。
其中，所述步骤B-1中，Rcon异或具体实现过程包括如下步骤：
步骤B-1-1：生成Rcon数组，需要制备初始状态为|00000001>的辅助量子位初始化Rcon[1]的值，并使用9个乘二器件(U器件)级联，计算输出每个Rcon的值，对其进行硬件化可以使用电子线路中的高电平表示量子辅助位|1>，使用低电平来表示量子辅助位|0>，使用9个乘二器件级联，根据公式Rcon[i]＝Rcon[i-1]*(02)搭建硬件电路；
步骤B-1-2：与不同Rcon值异或取决于(j/4)的值，8比特数据除4运算是将该数据右移两位实现，量子线路构造8比特数据除4运算，用辅助比特|0>补高两位，右移两位操作可用SWAP门实现，硬件电路实现除4运算，可用低电平代替辅助比特|0>，移位操作，需在布线时将输入按照移位后的顺序输出。
作为本发明的一种基于量子可逆线路的AES硬件加密系统的实现方法进一步的优化方案，所述步骤C多接口选择模块中的SPI接口实现具体还包括如下步骤：
步骤C-1，判断用户是否要发送数据进行加解密，这一步需确定片选信号CS是否为1即可实现；
步骤C-2，默认接口的相位与极性为0，时钟高电平有效，数据采样发生在时钟(CLK)奇数边沿，硬件实现就是判断CLK的值是否为1，若为1，则接收一个比特的数据并放入缓存中；
步骤C-3，将缓存中数据经量子可逆线路加解密模块加解密，是对缓存中的比特进行计数，当计数值达到128时，将这128位的数据放到加解密系统的接收总线上；
步骤C-4，数据加解密完成后输出处理后的数据，将处理后的数据放入缓冲区并计数，每当计数值达到128时，将这128位的数据放入输出接口模块的数据接收总线上，输出接口模块根据自己的时钟频率输出处理后的数据；
其他接口的实现方式与SPI接口类似，故不做赘述，在实现多个接口的设置之后，将它们整合在一个模块中，供用户选择使用，使用者可根据需要选择不同的接口使用，无需转换，因为每个接口只有数据输入的时候使用控制开关才会被打开，当然其对应的输出接口使用控制开关也会被打开，例如，使用者使用了UART接口输入数据，经过加密系统处理的信息也只会从输出接口模块的UART接口输出。
本发明的基于量子可逆线路的AES硬件加密系统，能够对各种形式的信息进行加密解密，加密效果是传统方法的(2n-1)！倍，加密效果更好时间更短，加密效果如图13所示，待加密文档如图13中的左边图片所示，加密后的文档如图13中的右边图片所示，加密后的文档内容是乱码，达到加密效果。
本发明未经描述的技术特征可以通过或采用现有技术实现，在此不再赘述，当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的普通技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
Claims (6)
1.一种基于量子可逆线路的AES硬件加密系统的实现方法，其特征在于，包括量子可逆线路加解密模块、量子秘钥扩展模块以及多接口选择模块，其中所述量子可逆线路加解密模块和量子秘钥扩展模块是基于量子可逆线路构造并完成硬件化设置，所述多接口选择模块由电子电路设置而成；
所述实现方法包括以下步骤：
步骤A:实现量子可逆线路加解密模块的硬件化设置；
所述步骤A具体为量子可逆线路加解密模块分为加密部分和解密部分，所述解密部分与所述加密部分是互逆的，所述加密部分包含十轮加密函数，除末轮外，每轮加密函数由量子轮秘钥加硬件模块、量子字节替换硬件模块、量子行位移硬件模块、量子列混合硬件模块四个部分组成；
步骤B：实现量子秘钥扩展模块的硬件化设置；
所述步骤B具体是针对128位的种子秘钥进行操作，由若干量子逻辑门、量子逻辑线路通过量子加密的运算规则级联而成，达到将128位AES种子秘钥扩展成1408位加解密秘钥的作用，并转化成电子线路，为步骤A中量子可逆线路加解密模块中的所述量子轮秘钥加硬件模块提供所需的秘钥；
步骤C：采用电子电路设置多接口选择模块；
所述步骤C具体为，所述多接口选择模块具有多种类型的接口电路，接口电路与步骤A中的量子线路加解密模块能够完全契合，用户可使用该接口电路与步骤A中的量子线路加解密模块进行信息交互，完成所需信息的加解密任务；不同的接口可满足用户不同的需求，在接口电路的实现中，熟悉不同接口的功能、角色类型，在仔细分析接口协议之后，用硬件描述语言实现协议中的规则，并转化成相应的接口电路。
2.根据权利要求1所述的基于量子可逆线路的AES硬件加密系统的实现方法，其特征在于，所述步骤A具体还包括如下步骤：
步骤A-1：量子轮秘钥加硬件模块的设置，
所述量子轮秘钥加硬件模块将128位状态矩阵与128位由量子秘钥扩展模块生成的对应128位秘钥进行异或，该运算通过128个CNOT门实现，对其进行硬件化设置可以使用128个电子线路中的异或门级联构成；
步骤A-2：量子字节替换硬件模块的设置，
所述量子字节替换硬件模块对128位状态矩阵进行整体操作，通过伽罗华域上的变换，实现对状态矩阵的非线性变换；它将有限域GF(28)上的数据变换到其复合域GF((24)2)中，并在复合域上进行求逆操作之后，将数据再变换回有限域上，最后再进行可逆的仿射变换；
步骤A-3：量子行位移硬件模块的设置，
所述量子行位移硬件模块对128位的状态矩阵进行操作，实现矩阵中不同行左移不同位数的功能，该运算只是字节顺序的变动，用量子交换门实现，或者不进行任何量子操作，在电路输出时改变顺序即可；
步骤A-4：量子列混合硬件模块的设置，
该模块通过矩阵乘法，对128位的状态矩阵进行加密操作，该运算可以通过矩阵乘法的方式实现，将其写成多项式相乘的形式:s′(x)＝w(x)⊙s(x)，其中w(x)是伽罗华域上的多项式，记为：
w(x)＝{03}x3+{01}x2+{01}x+{02}
将w(x)写成矩阵形式,通过矩阵乘法计算之后，每一列中的每一个字节都可以用一个多项式来表示：
此处的Si,c,i∈[0,3]表示状态矩阵中的第i行，第c列个字节,S′i,c,i∈[0,3]表示通过列混合变换后状态矩阵中的第i行，第c列个字节，{03}·A可以表示为可用乘2运算与加法实现，该模块的硬件实现过程中使用低电平表示量子线路中始状态为|0>的辅助比特，使用32位的异或门来对应量子线路中的CNOT门，并使用4个乘2器件，实现乘2运算的量子线路硬件模块级联构成。
3.根据权利要求2所述的基于量子可逆线路的AES硬件加密系统的实现方法，其特征在于，所述步骤A-2具体包括如下步骤：
步骤A-2-1：将有限域上数据变换到复合域上，公式为： 其中a0,a1,a2,a3,a4,a5,a6,a7表示有限域上的8位数据，al0,al1,al2,al3,ah0,ah1,ah2,ah3表示有限域上数据变换到复合域上的8位数据，该步骤对8位量子位进行操作，可用11个CNOT门实现，采用11个电子线路中的异或门级联构成，对其进行硬件化设置；
步骤A-2-2：对数据在复合域上进行求逆，该步骤针对所述步骤A-2-1输出的复合域上的8位数据进行操作，其变换公式为： 其中al0,al1,al2,al3,ah0,ah1,ah2,ah3表示复合域上求逆之前的8位数据，d0,d1,d2,d3的表达式为a′h0,a′h1，a′h2，a′h3，a′l0，a′l1，a′l2，al3′表示对数据在复合域上求逆之后的8位数据，可用8个CNOT门和36个Toffi门实现，对其进行硬件化使用电子线路中的异或门和与门构成；
步骤A-2-3：将步骤A-2-2求逆后复合域上的数据变换回有限域上，其变换公式为： 其中a′h0，a′h1，a′h2,a′h3,a′l0,a′l1，a′l2，al3′表示步骤A-2-2中对数据在复合域上求逆之后的8位数据，a0，a1，a2，a3，a4，a5，a6，a7表示将步骤A-2-2在复合域上求逆之后的8位数据变换为有限域上的8位数据，该步骤针对步骤A-2-2求逆后复合域上的8位数据进行操作，可用12个CNOT门实现，对其进行硬件化可以使用12个电子线路中的异或门级联构成；
步骤A-2-4：对步骤A-2-3变换后有限域上的数据进行仿射变换，其变换公式为：(1)其中bi表示步骤A-2-3变换后有限域上的数据，bi′表示对步骤A-2-3变换后有限域上的数据进行仿射变换后的数据，mod8表示除8取余，该步骤针对步骤A-2-3变换之后的有限域上的8位数据进行操作，需要制备初始状态为|11000110>的辅助量子位，并使用40个CNOT门实现，对其进行硬件化可以使用电子线路中的高电平表示量子辅助位|1>，使用低电平来表示量子辅助位|0>，使用异或门来代替CNOT门，通过上述公式(1)搭建硬件电路。
4.根据权利要求1所述的基于量子可逆线路的AES硬件加密系统的实现方法，其特征在于，所述步骤B具体还包括如下步骤：
步骤B-1：g函数的实现，
所述g函数涉及循环左移、字节替换、Rcon异或，循环左移与字节替换分别用步骤A-3量子行位移硬件模块和步骤A-2中量子字节替换硬件模块的实现方式设置而成，Rcon是一个一维数组，Rcon[1]＝0x01；Rcon[i]＝Rcon[i-1]*(02)；由于128位的秘钥需扩展10轮，所以Rcon数组需计算Rcon[1]至Rcon[10]的值；
步骤B-2：秘钥扩展算法的整体实现，
将步骤B-1实现的g函数封装成G器件，秘钥扩展算法为：种子秘钥表示为W[0]至W[3],扩展求得的是W[4]至W[43]，若j％4＝0,则w[j]＝w[j-4]⊕g(w[j-1]),否则w[j]＝w[j-4]⊕w[j-1]；其中g(w[j-1])表示将w[j-1]经g函数处理之后得到的数据，量子线路实现该算法时，异或可用控制非门实现，g函数为步骤B-1的实现的用G器件表示，硬件线路实现该整体算法时有异或门可直接使用；将步骤A中实现的量子线路加解密模块与步骤B实现的量子秘钥扩展模块根据加密算法规则结合，构成加密系统的完整加解密部分。
5.根据权利要求4所述的基于量子可逆线路的AES硬件加密系统的实现方法，其特征在于，所述步骤B-1中，Rcon异或具体实现过程包括如下步骤：
步骤B-1-1：生成Rcon数组，需要制备初始状态为|00000001>的辅助量子位初始化Rcon[1]的值，并使用9个乘二器件和控制非门进行级联，计算输出每个Rcon的值，对其进行硬件化可以使用电子线路中的高电平表示量子辅助位|1>，使用低电平来表示量子辅助位|0>，使用9个乘二器件级联，根据公式Rcon[i]＝Rcon[i-1]*(02)搭建硬件电路；
步骤B-1-2：与不同Rcon值异或取决于(j/4)的值，8比特数据除4运算是将该数据右移两位得到，量子线路构造8比特数据除4运算，用辅助比特|0>补高两位，右移两位操作可用交换门实现，硬件电路实现除4运算，可用低电平代替辅助比特|0>，移位操作，需在布线时将输入按照移位后的顺序输出。
6.根据权利要求1所述的基于量子可逆线路的AES硬件加密系统的实现方法，其特征在于，所述步骤C中多接口选择模块中的SPI接口实现具体包括以下步骤：
步骤C-1，判断用户是否要发送数据进行加解密，这一步需确定片选信号CS是否为1即可实现；
步骤C-2，默认接口的相位与极性为0，时钟高电平有效，数据采样发生在时钟(CLK)奇数边沿，硬件实现就是判断CLK的值是否为1，若为1，则接收一个比特的数据并放入缓存中；
步骤C-3，将缓存中数据经量子可逆线路加解密模块加解密，是对缓存中的比特进行计数，当计数值达到128时，将这128位的数据放到加解密系统的接收总线上；
步骤C-4，数据加解密完成后输出处理后的数据，将处理后的数据放入缓冲区并计数，每当计数值达到128时，将这128位的数据放入输出接口模块的数据接收总线上，输出接口模块根据自己的时钟频率输出处理后的数据。
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