发明内容
本发明的目的之一在于提供一种雪崩击穿光敏像素单元,优选采用CMOS工艺实现,由于像素单元中的雪崩光电二极管工作在击穿状态下,其具有较高的内部放大增益,所以能够进行单光子检测,故该雪崩击穿光敏像素单元非常适合进行低通量光子的探测。
为达到上述目的,本发明的解决方案是:
一种雪崩击穿光敏像素单元,包括:
一半导体衬底;
于所述半导体衬底上所生成的一外延层;
于所述外延层内形成一用于光子探测的雪崩光电二极管,所述雪崩光电二极管包括漂移区域和放大区域;
以及一淬灭单元,所述淬灭单元与所述雪崩光电二极管串联连接。
优选的,所述雪崩击穿光敏像素单元采用CMOS工艺实现,所述半导体衬底与所述外延层为硅材料。
进一步的,所述雪崩击穿光敏像素单元还包括一保护环结构,所述保护环结构围绕所述雪崩光电二极管所在区域设置以使得雪崩击穿效应在所述雪崩光电二极管区域内均匀分布。
优选的,还包括一隔离沟道,所述隔离沟道设置于所述保护环结构外围以抑制光学串扰,隔离沟道内填充有光阻隔材料;
进一步的,所述隔离沟道采用CMOS工艺中的浅槽隔离结构实现。
优选的,所述淬灭单元设置在所述外延层上;
优选的,所述淬灭单元设置于所述雪崩光电二极管区域的外围;
优选的,所述淬灭单元为淬灭电阻。
本发明的目的之二在于提供一种数字半导体光敏像素单元,优选采用CMOS工艺实现,其包括雪崩击穿光敏像素单元以及对应雪崩击穿光敏像素单元设置的一甄别单元及存储单元,可将雪崩击穿光敏像素单元中的信息转化为二进制或数字形式并进行存储,同时,由于存储单元与光敏像素单元为一一对应设置,故还可通过确认存储单元的物理位置从而提供被探测到的光子坐标信息。
为达到上述目的,本发明的解决方案是:
一种数字半导体光敏像素单元,包括如前所述的雪崩击穿光敏像素单元以及对应所述雪崩光电二极管设置的一甄别单元以及一存储单元,所述雪崩击穿光敏像素单元的电源输入端(即雪崩光电二极管的阴极端)与电源使能控制信号端相连,以接受电源使能控制信号的控制使其在静默状态与响应状态之间切换,所述雪崩击穿光敏像素单元的信号输出(即雪崩光电二极管的阳极端)作为所述甄别单元的输入以使得与所述甄别单元对应所述雪崩击穿光敏像素单元的响应状态分别输出判断未检测到光子的第一数值或判断检测到光子的第二数值;所述甄别单元的输出作为所述存储单元的输入以记录并存储所述第一数字值或所述第二数字值。
优选的,所述数字半导体光敏像素单元采用CMOS工艺实现,制造材料为硅材料。
优选的,甄别单元设定一阈值,所述雪崩击穿光敏像素单元输出端信号的幅值大于所述阈值时,所述甄别单元的输出为第二数字值,所述雪崩击穿光敏像素单元输出端信号的幅值小于所述阈值时,所述甄别单元的输出为第一数字值;
优选的,所述阈值为电压阈值或电流阈值;
优选的,所述第一数字值与所述第二数字值为二进制数值;
优选的,所述甄别单元、存储单元与所述雪崩光电二极管位于同一外延层上;
优选的,所述甄别单元为甄别器;
优选的,所述存储单元为1比特存储器。
本发明的目的之三在于提供一种数字半导体光敏像素阵列,优选采用CMOS工艺实现,其包括一个共同的半导体衬底、一个共同的外延层以及设置在所述共同外延层上的多个数字半导体光敏像素单元,数字半导体光敏像素单元在所述外延层上呈阵列分布,从而形成了一数字半导体光敏像素阵列,考虑到光子的一维或二维空间分布,每个数字半导体光敏像素单元实际进行的是单光子水平的探测,故本发明所示的数字半导体光敏像素阵列输出的信息包括除光子入射有无信息外,还包括探测到的光子坐标信息。
为达到上述目的,本发明的解决方案是:
一种数字半导体光敏像素阵列,包括:
一共同的半导体衬底;
一共同的外延层;
以及设置在所述共同外延层上的多个如权利要求5或6任一项所述的数字半导体光敏像素单元,所述数字半导体光敏像素单元在所述外延层上呈阵列分布。
优选的,所述数字半导体光敏像素阵列采用CMOS工艺实现,所述半导体衬底与所述外延层为硅材料。
本发明的目的之四在于提供一种数字半导体光电倍增影像传感器,其为上述数字光敏像素阵列配置了电子学系统,能够将整个数字光敏像素阵列内的光子探测信息以及光子位置信息读出。
为达到上述目的,本发明的解决方案是:
一种数字半导体光电倍增影像传感器,包括:
如前所述的数字半导体光敏像素阵列以及一用于读取所述数字半导体光敏像素阵列中每一数字半导体光敏像素单元数据及地址信息的读取模块。
优选的,所述读取模块包括一地址单元,所述地址单元与所述每一数字半导体光敏像素单元通信连接以确定所述每一数字半导体光敏像素单元在所述阵列中的地址信息;
一控制单元,所述控制单元与所述地址单元通信连接以用于指定地址的数字半导体光敏像素单元选通以及相应数据及地址输出指令的发送;
以及一输出单元,所述输出单元与所述每一数字半导体光敏像素单元通信连接以在指定地址的数字半导体光敏像素单元选通后,传输所述数字半导体光敏像素单元发出的数据及相应的地址信息。
优选的,所述地址单元包括一行译码器和一列译码器:所述行译码器的输出端分别与所述每一数字半导体光敏像素单元的存储单元通信连接,以确定所述每一数字半导体光敏像素单元在所述阵列中的行地址信息;所述列译码器的输出端分别与所述每一数字半导体光敏像素单元的存储单元通信连接,以确定所述每一数字半导体光敏像素单元在所述阵列中的列地址信息,且所述行译码器的输入端、所述列译码器的输入端均与所述控制单元通信连接以接受所述控制单元的驱动,控制指定地址的数字半导体光敏像素单元的选通以及数据、地址信息的发送;
优选的,所述控制单元预存所述数字半导体光敏像素单元数据输出逻辑顺序的地址信息,包括一个行选通信号输出端、一个列选通信息输出端、至少n个行地址信号输出端以及至少n个列地址信息输出端,所述行选通信号输出端及行地址信息输出端与所述行译码器的输入端分别通信连接,所述列选通信号输出端及列地址信息输出端与所述列译码器的输入端通信连接,所述控制单元经由所述行地址选通信号、列地址选通信号控制所述地址单元是否工作,所述控制单元经由所述行地址信息输出端以及列地址信息输出端发送的信号控制数字半导体光敏像素单元按照所述地址信息中的逻辑顺序进行数据及地址信息的发送;
进一步的,所述地址信息中数据输出逻辑顺序为:逐一选通每一存储单元,以实现依次每一存储单元数据的读取及地址的发送;
或,控制位于同一行的存储单元依次选通,以逐行进行存储单元数据的读取及地址的发送;
或,控制位于同一列的存储单元依次选通,以逐列进行存储单元数据的读取及地址的发送。
优选的,所述的数字半导体光电倍增影像传感器,其采用CMOS工艺实现,制造材料为硅材料;
优选的,所述地址单元、控制单元以及输出单元与所述雪崩光电二极管位于同一硅外延层上;
优选的,所述每一数字光敏像素单元共用同一电源使能控制信号端。
具体实施方式
如图1和图2所示,本发明首先公开了一种具有高内部放大增益和单光子灵敏度的雪崩击穿光敏像素单元10,包括:一个半导体衬底(未示出)、于半导体衬底上生成的一外延层、于上述外延层内形成的一雪崩光电二极管,该雪崩光电二极管工作在击穿状态下,包括用于光子探测的漂移区域(未示出,位于放大区域下方)和同样用于光子探测的放大区域,以及一淬灭单元5(被动或主动形式),淬灭单元5与雪崩光电二极管串联连接。当雪崩击穿光敏像素单元10探测到一个光子而引起雪崩光电二极管发生雪崩击穿时,淬灭单元5会终止雪崩过程,使雪崩击穿光敏像素单元10恢复到初始静默状态,等待探测下一个光子。
作为一个优选的方案,本发明所示的雪崩击穿光敏像素单元10的制造材料为硅,并采用CMOS工艺进行制造,以尽量高效、简便,同时低成本的实现本发明。图1为雪崩击穿光敏像素单元10优选实施例的结构示意图,半导体衬底为硅材料,在该硅衬底材料上淀积一层单晶硅形成P型外延层,并在P型外延层上形成雪崩光电二极管。雪崩光电二极管的放大区域包含由N型重掺杂区域2(光敏区域2)和P型区域1。
为了防止在PN结四周发生过早的雪崩击穿,在N+区域周围还形成一圈N型保护结构,以构成保护环3;同时,在N型重掺杂区域2和保护环3外围设置了抑制光学串扰的隔离沟道4,这些隔离沟道4相对较窄,这样占据的总面积比例较小。隔离沟道4采用CMOS工艺中的浅槽隔离结构实现,且隔离沟道中会部分或完全填充光阻隔材料,从而将每个雪崩击穿光敏像素单元10阻隔开,这样可以很大程度地降低或消除光学串扰。
图2为图1所示实施例中雪崩击穿光敏像素单元10的俯视图。区域A包括了位于P型外延层上的N型重掺杂区域2以及保护环3,保护环3外围有一圈隔离沟道4,用于抑制光学串扰。PN结和淬灭单元5串联连接,为了避免损失探测效率,没有将淬灭单元5配置在光敏区域上,而是将淬灭单元5设置在PN结、保护环3和隔离沟道4的周围。同时,淬灭单元5会连接到公共电极上。淬灭单元5的作用就是停止或者淬灭雪崩击穿过程。多种工作模式的淬灭单元5都可以被用于此发明中,包括被动淬灭电阻和主动淬灭电路。在该实施例中,淬灭单元5是通过被动淬灭模式使雪崩击穿光敏像素单元10恢复到静默状态的。
进一步的,本发明在上述雪崩击穿光敏像素单元10的基础上进一步的提供了一种数字半导体光敏像素单元20,每一个数字半导体光敏像素单元20具体包括一工作在击穿状态下的雪崩击穿光敏像素单元10、对应雪崩光电二极管设置的一甄别单元6以及一存储单元7。对每个雪崩击穿光敏像素单元10均配置自己的电子处理电路,可将相应的雪崩击穿光敏像素单元10中探测到的光子信息转化为二进制或数字形式,并将数字化后的信息储存于存储单元7中,同时,由于存储单元7与光敏像素单元10为一一对应设置,故存储单元7的物理位置还可提供被探测到的光子坐标信息。
雪崩击穿光敏像素单元的电源输入端与电源使能控制信号端相连,以接受电源使能控制信号的控制使其在静默状态与响应状态之间切换,雪崩击穿光敏像素单元的信号输出作为甄别单元的输入以使得与甄别单元对应的雪崩击穿光敏像素单元的响应状态分别输出判断未检测到光子的第一数值或判断检测到光子的第二数值;甄别单元的输出作为存储单元的输入以记录并存储所记录的第一数字值或第二数字值。
作为一优选的方案,上述数字半导体光敏像素单元20也使用硅材料并采用CMOS工艺实现,以尽量高效、简便,同时低成本的实现本发明。进一步的,雪崩击穿光敏像素单元10的电子处理电路即甄别单元6、存储单元7分布在雪崩光电二极管周围,与雪崩光电二极管位于同一硅外延层上。
数字半导体光敏像素单元20的等效电路如图3所示,雪崩光电二极管的阴极端与电源使能控制信号端相连,该电源使能控制信号端会输出自然数序列的半数字化或数字化信号,从而雪崩光电二极管接受控制电源使能控制信号端的控制在静默状态与响应状态之间切换,雪崩光电二极管的阳极端信号作为甄别单元6的输入以使得甄别单元6对应雪崩光电二极管的响应状态分别输出判断未检测到光子的第一数字值或判断检测到光子第二数字值,甄别单元6内设一阈值,当雪崩光电二极管阳极端模拟信号的幅值大于预设的阈值时,甄别单元6输出一个第二数字值,当雪崩光电二极管阳极端的模拟信号的幅值小于预设的阈值时,甄别单元6输出第一数字值,从而实现模拟信号的数字化,同时甄别单元6的输出端与存储单元7的输入端通信连接,从而可在存储单元7中记录并存储上述第一数字值或第二数字值。
每一个数字半导体光敏像素单元20的具体工作原理如下:定义当电源使能控制信号端的输出为高电平时,与淬灭单元5相串联的雪崩光电二极管工作在响应状态;当电源使能控制信号端的输出为低电平时,与淬灭单元5相串联的雪崩光电二极管工作在静默模式,从而实现数字光敏像素单元20工作状态的控制。上述定义也可相反设置,上述每一存储单元7可共用一电源设置或各自连接电源。
若与淬灭单元5相串联的雪崩光电二极管工作响应状态时,在合适的偏压下,雪崩光电二极管处于盖革工作模式(即工作在击穿状态下),一个光子入射到雪崩光电二极管中被吸收后会在二极管的光敏区域2中产生电子-空穴对。由于光敏区内存在较高的电场,漂移的电子会通过雪崩倍增的方式在这个大电场中产生大量电子-空穴对,最终导致击穿。每个雪崩光电二极管被雪崩击穿时,会产生大量电荷(每次大约106个电子),这些电荷主要经过淬灭单元5进行传输,与雪崩光电二极管相串联的淬灭单元5会抑制雪崩倍增过程并使它逐渐减弱停止。淬灭单元5的有效电阻值大约为几百千欧,它会限制流经雪崩光电二极管的电流大小。由于电流被限制,雪崩光电二极管中剩余电荷的分布会改变,这将减弱雪崩区中的电场大小,剩余的载流子以漂移的形式离开雪崩区,这样就在雪崩光电二极管的阳极端处产生了一个模拟脉冲信号;该脉冲信号作为甄别单元6的输入将被送入到甄别单元6中进行判定,当信号的幅值大于甄别器设定的阈值时,甄别器将输出一个二进制数值并储存在存储单元7中,同样当信号的幅值不大于甄别器设定的阈值时,甄别器将输出另一个二进制数值储存在存储单元7中,这样就将模拟的脉冲信号转化为了全数字的电信号,并在存储单元7中进行了储存,其中,阈值依据所选择的甄别单元6的工作原理可设置为电压阈值或设置为电流阈值。
同前所述,包括被动淬灭方式和主动淬灭方式的多种淬灭结构都可以被用于此发明中。本实施例中,从简化电路结构及降低成本出发,淬灭单元5优选为淬灭电阻;甄别单元6为甄别器以将雪崩光电二极管的信号直接数字化,同时甄别器的第二端与淬灭单元5的第二端相接,同时二者并接地。
第一数字值和第二数字值可选取任何不同的数字组合,只是便于标记并区别光子检测的有无,为了便于后续数据的读出,优选的,第一数字值和第二数字值选取二进制数值,即为0或1。对应的,上述存储单元7优选为1比特存储器的方式或构造,用于存储检测器模块0或1的输出,可更为有效的节约生产成本。
本发明还提供了一种数字半导体光敏像素阵列30,其包括一个共同的半导体衬底、一个共同的外延层以及设置在共同外延层上的多个数字光敏像素单元20,数字半导体光敏像素单元20在外延层上呈阵列分布,从而形成了一数字半导体光敏像素阵列30,考虑到光子的一维或二维空间分布,每个数字光敏像素单元20实际进行的是单光子水平的探测。故数字半导体光敏像素阵列30输出的信息包括除光子入射有无信息外,还包括探测到的光子坐标信息。上述数字半导体光敏像素阵列30中设置了多个数字半导体光敏像素单元20。
作为一优选方案,数字半导体光敏像素阵列30中的数字半导体光敏像素单元20均设置了隔离沟道4以防止各数字半导体光敏像素单元20之间的光学串扰,同时,也分别一一设置了保护环3以防止雪崩二极管发生边缘过早的雪崩击穿。
对应上述数字半导体光敏像素阵列30,更进一步的,如图4所示,本发明还提供了一种数字半导体光电倍增影像传感器40,包括上述数字半导体光敏像素阵列30,以及对应数字半导体光敏像素阵列30设置的一读取模块,读取模块用于读取所述数字半导体光敏像素阵列中每一数字半导体光敏像素单元数据信息及地址信息。具体的,上述读取模块包括用于确定每一数字光敏像素单元20在阵列中地址信息的地址单元、用于控制指定地址上数字半导体光敏像素单元20选通的控制单元;以及用于选通后数字光敏像素单元20的数据及相应地址信息输出的输出单元9。
地址单元与每一数字半导体光敏像素单元通信连接以确定每一数字半导体光敏像素单元在阵列中的地址信息;作为一优选方案,地址单元包括一行译码器8和一列译码器9:每个行译码器的输入端包括一个行选通信号输入端和n个行地址信息输入端,每个行译码器还包括2n个输出端,行译码器的每一输出端分别与阵列中的每一数字半导体光敏像素单元的存储单元通信连接,以确定每一数字半导体光敏像素单元在阵列中的行地址信息;每个列译码器包括一个列选通信号输入端、n个列地址信息输入端以及2n个输出端,列译码器的每一输出端分别与阵列中的每一数字半导体光敏像素单元的存储单元通信连接,以确定每一数字半导体光敏像素单元在阵列中的列地址信息;同时行译码器的行地址信息输入端、行选通信号输入端,列译码器的列地址信息输入端、列选通信号输入端均与控制单元通信连接以接受控制单元的驱动,控制指定地址的数字半导体光敏像素单元的选通以及数据、地址信息的发送。
控制单元与地址单元通信连接以用于控制指定地址的数字半导体光敏像素单元的选通以及相应数据及地址输出指令的发送;作为一优选方案,控制单元预存数字半导体光敏像素单元数据输出逻辑顺序的地址信息,包括一个行选通信号输出端、一个列选通信号输出端、至少n个行地址信息输出端以及至少n个列地址信息输出端。控制单元的行选通信号输出端与行译码器的行选通信号输入端通信连接,控制单元的n个行地址信息输出端分别经由地址线与前述n个行地址信息输入端对应通信连接;控制单元的列选通信号输出端与列译码器的列选通信号输入端通信连接,控制单元的n个列地址信息输出端分别经由地址线与前述n个列地址信息输入端对应通信连接。控制单元经由行地址选通信号、列地址选通信号控制地址单元是否工作,即通过发送行地址选通信号、列地址选通信号使得行、列译码器均处于工作状态,然后控制单元再经由行地址信息输出端以及列地址信息输出端将预存的地址信息通过地址线发送至处于工作状态的行、列译码器中,通过行、列译码器的共同配合而实现指定数字半导体光敏像素单元的选通。当指定的数字半导体光敏像素单元被选通之后,立即将对应的存储单元中储存的数据及相应的地址信息通过输出单元进行输出。行、列地址信号输出端发送信号的逻辑顺序遵循控制单元中预存地址信息的控制,以使数字半导体光敏像素单元按照地址信息中的逻辑顺序进行数据及地址信息的发送。
上述控制单元中预存的地址信息输出的逻辑顺序只需要使得阵列中每一存储单元的数据及地址信息均能得到输出即可,为了便于有效确定每个存储单元的输出状态,地址信息中数据输出逻辑顺序可为:逐一选通每一存储单元7,以实现依次每一存储单元7数据的读取及地址的发送;或,控制位于同一行的存储单元7依次选通,以逐行进行存储单元7数据的读取及地址的发送;或,控制位于同一列的存储单元7依次选通,以逐列进行存储单元7数据的读取及地址的发送。由于行译码器8收到行地址选通信号可识别出数字半导体光敏像素单元阵列中的任一行的存储单元7,列译码器9收到列地址选通信号可识别出数字半导体光敏像素单元阵列中的任一列存储单元7,故控制单元按照预存的地址信息的逻辑顺序便可依次控制行地址选通信号与列地址选通信号的发送,进而控制阵列中的存储单元7按照确定的逻辑顺序进行数据和地址信息的输出。
输出单元与所述每一数字半导体光敏像素单元通信连接以在指定地址的数字半导体光敏像素单元选通后,传输所述数字半导体光敏像素单元发出的数据及相应的地址信息。具体的,每一存储单元的输出端分别经由数据总线与所述输出单元通信连接以在指定的数字半导体光敏像素单元被选通之后传输相应存储单元的数据及地址信息。数字半导体光电倍增影像传感器的输出信息为数字半导体光敏像素阵列上被探测到光子的坐标及光敏区的光通量信息。
为了进一步阐述数字半导体光电倍增影像传感器各结构单元之间的连接关系,图5给出了能表现出器件各单元之间连接关系的框图,包括数字半导体光敏像素阵列30、行译码器8、列译码器9、时钟、输出单元9、数据总线、用于传输行地址选通信号的行地址选通信号线、用于传输列地址选通信号的列地址选通信号线以及用于传输地址信息的地址线。数字半导体光敏像素单元阵列中的雪崩光电二极管的电源使能控制信号端共接电源使能控制信号,每个存储单元7的数据输出端经由数据总线连接输出单元9;在静默状态时,存储单元7由行译码器8和列译码器9的输出信号作为输入信号对其输出进行控制,存储单元7的输出信号经数据总线传输至输出单元9;行译码器8由行地址选通信号线及地址线控制输出;列译码器9由列地址选通信号线及地址线控制输出;时钟信号作为行译码器8和列译码器9的时间控制信号分别与它们相接。其工作原理如下:
当数字半导体光敏像素单元20探测到入射光子时,会输出一个逻辑信号,该逻辑信号会使存储单元7的状态发生变化,然后根据行、列译码器9对存储单元7的控制将相应的信息输出到数据总线上。
行译码器8具有一个行地址选通信号输入端、n个地址信息输入端和2n个输出端,列译码器9也同样具有一个列地址选通信号输入端、n个地址信息输入端和2n个输出端。举例说明,对于一个256×256的像素单元阵列,行、列译码器9均需要1个地址选通信号、8个地址信息输入端、256个输出端。地址信息在行地址选通信号和列地址选通信号线的控制下,通过地址线传输至行译码器8和列译码器9。
行译码器8能够识别出数字半导体光敏像素单元阵列中的任一行。当行地址选通信号线接收到逻辑“高”电平时,行地址信息通过地址线输送给行译码器8。列译码器9能够识别出行译码器8所识别出的那一行中的任一列。当阵列中的某一行被行编码器识别出时,列编码器便能接收到行地址选通信号线上的逻辑“高”电平,然后相应的列地址信息就被输送给列译码器9。行、列地址选通信号可以在时钟脉冲的控制下同步产生。对于一个具有22n个像素单元的阵列,需要2n×2n个地址信号。
在相应的地址信号间隙,信号输出单元9被激活,相应的像素单元的信息就被输出了。在一定的时间间隔内,对于任一个像素单元,无论该像素单元有无探测到光子,与之相关的信息都将被收集。
数字半导体光敏像素单元由电源使能控制信号进行控制,当电源使能控制信号为“高”电平时,数字光电像素单元被开启(即可以进行光子探测);当电源使能控制信号为“低”电平时,数字光电像素单元被关闭(即不能进行光子探测)。
在器件工作周期的开始,2n×2n个数字光电像素单元对有无光子进行探测,这个过程称之为“数据获取阶段”。在数据获取阶段,电源使能控制信号处于“高”电平状态;在数据获取阶段结束之后,电源使能控制信号将转换为“低”电平状态。
在数据获取阶段结束后,2n个地址信号被输入到行译码器8和列译码器9中。在相应的译码器时间间隔内,相应的存储单元7被激活。这个过程被称为“数据读出阶段”。
当数字光电像素单元被激活(即探测到光子时),相应的存储单元7便输出一个由逻辑“低”电平转换为逻辑“高”电平的脉冲信号。当行、列译码器9将相应的地址脉冲信号送给存储单元7时,存储单元7便将该脉冲信号传输到输出单元9中。在存储单元7中的数据被读取之后,存储单元7将被逻辑“低”电平。
如图6所示,以下结合一个由四个数字半导体光敏像素单元构成的全数字半导体光电倍增影像传感器对其工作原理进行进一步的说明。图6中,地址信息的逻辑输出顺序为逐一选通每一存储单元7,以实现依次每一存储单元7数据的读取及地址的发送。
在该器件开始工作的初始阶段,4个数字半导体光敏像素单元20均接收到来自电源使能控制信号的“高”电平,在这段时间内,数字半导体光敏像素单元20进行有无光子入射的探测。当一个数字半导体光敏像素单元20探测到一个光子时,相应的数字半导体光敏像素单元20便会产生一个具有逻辑“高”电平的脉冲。而相应的存储单元7接收该逻辑“高”电平,并将该逻辑“高”电平信息进行存储。随后,该数字半导体光敏像素单元20处于未激活状态,存储单元7将“高”电平脉冲信息一直保存至数据获取时间结束。在数据获取时间结束之后,电源使能控制信号将“低”电平输送至4个数字光敏像素单元20,数字光敏像素单元20均被关闭。
行地址选通信号被传送至行译码器8中,然后相应的行地址信息被输送至行译码器8中。即当行译码器8输出“低”电平时,表示第0行被识别;当行译码器8输出“高”电平时,表示第1行被识别。行译码器8首先输出“低”电平,即第0行首先被选中。然后,列译码器9接收到列地址选通信号和列地址信息。同样,当列译码器9输出“低”电平时,表示第0列被识别;当列译码器9输出“高”电平时,表示第1列被识别。举例说明,为了将位于(1,1)位置处的数字半导体光敏像素单元20的信息读出,行译码器8输出逻辑“高”电平信号,列译码器9同样输出逻辑“高”电平信号。相应的存储单元7被激活,当相应的数字光敏像素单元20探测到光子时,存储单元7输出逻辑“高”电平脉冲信号,否则,输出逻辑“低”电平脉冲信号。
假设位于(0,0)和(1,1)位置处的数字半导体光敏像素单元20探测到入射光子,在时序中,地址信号先将逻辑“低”电平脉冲送至行译码器8中,然后将逻辑“低”电平和逻辑“高”电平依次送至列译码器9中。随后,地址信号再将逻辑“高”电平脉冲送至行译码器8中,然后再将逻辑“低”电平和逻辑“高”电平脉冲依次送至列译码器9中。输出单元9从相应的存储单元7中接收到的逻辑脉冲序列依次是“高”电平、“低”电平、“低”电平、“高”电平。输出单元9中的第一个“高”电平脉冲信号对应于行/列地址脉冲信号“低”电平/“低”电平,即对应于位置(0,0)处的数字半导体光敏像素单元20。同理,输出单元9中的第四个“高”电平脉冲信号对应于行/列地址脉冲信号“高”电平/“高”电平,即对应于位置(1,1)处的数字半导体光敏像素单元20。
在将四个数字光敏像素单元20所对应的存储单元7中的数据读出之后,存储单元7将被清零,同时四个数字光敏像素单元20将重新恢复到数据获取模式,并开始一个新的数据获取和读出周期。
上述的对实施例的描述是为便于该技术领域的普通技术人员能理解和使用本发明。熟悉本领域技术的人员显然可以容易地对这些实施例做出各种修改,并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此,本发明不限于上述实施例,本领域技术人员根据本发明的揭示,不脱离本发明范畴所做出的改进和修改都应该在本发明的保护范围之内。