CN105045722A - 一种ddr2-sdram控制器及其低延迟优化方法 - Google Patents

Abstract

本发明公开了一种用于高性能RF自动测试平台的DDR2-SDRAM控制器及相应的低延迟优化方法，该DDR2-SDRAM控制器特点是，第一其并不将外部存储模组视为单个资源，而是根据DRAM模组的rank和bank结构，将存储器存储空间划为几个独立的逻辑资源，每个资源为一个有访存需求的任务私有，并在此基础上本发明设计了相应的仲裁方式和指令序列。第二是其改进了刷新机制，控制器在60个访存指令周期的结尾安排1个刷新周期，通过行访问刷新存储阵列中的指定行，将刷新时间化整为零，降低了访存请求和刷新请求冲突对访存延迟的影响。最终使得系统各任务的最大访存延迟性能得到比较大的改善。

Description

一种DDR2-SDRAM控制器及其低延迟优化方法

技术领域

本发明涉及自动测试平台设计领域，具体涉及DDR2-SDRAM存储控制器设计，用于为系统访存任务提供存储服务。

背景技术

目前各个公司推出的DDR2-SDRAM控制器产品都是面向通用应用。而在普通应用场合，对存储控制器的带宽要求高于延时，因此目前推出的这些控制器也主要专注于对存储带宽的优化上。而在RF自动测试平台中，由于应用场合的限制，导致任务的响应与处理有着严格的时序要求，因此存储控制器访存延时同样重要。

随着RF自动测试平台的广泛应用，急需要一种针对类似系统应用特点而设计的存储控制器。本发明即在仔细分析该类系统工作过程和存储需求的基础上，从实时性需求的角度出发，设计一款低延时的多端口DDR2-SDRAM控制器。

发明内容

技术问题：本发明针对RF自动测试平台的实时性需求，提出了一种改进的DDR2-SDRAM控制器及低延迟优化方法，采用革新的访存序列和刷新机制，从而降低存储控制器的最大访存延迟。

技术方案：

本发明采用如下技术方案：

一种用于RF自动测试平台的低延迟DDR2-SDRAM控制器，包含

用户接口模块，用于服务前端ADC/DAC的访存请求；

指令生成模块，生成访存指令；

刷新模块，负责存储器刷新操作；

其特征在于：

用户接口模块包含多个用户接口，每个用户接口分别为一个逻辑资源私有；所述逻辑资源由控制器根据存储器的rank和bank结构对存储器存储空间进行划分得来，逻辑资源的地址空间相互独立；访存任务通过对用户接口的占用实现与逻辑资源的一一对应，指令生成模块按顺序服务各用户接口的访存请求；刷新模块在每60个访存指令周期的结尾输出一个刷新指令序列，通过行访问刷新存储阵列中的指定行。

一种用于RF自动测试平台的DDR2-SDRAM控制器的低延迟优化方法，其特征在于：

1)根据存储器的rank和bank结构，将存储器存储空间划为多个独立的逻辑资源，每个逻辑资源为一个用户接口私有；

2)合理的分配各访存任务的地址空间，在平台工作过程中，并行工作的访存任务通过对用户接口的占用实现与存储器逻辑资源之间一一对应；

3)按顺序服务各用户接口的访存请求，避免相邻访存请求间的地址相关性，从而可以配合使用固定的访存指令序列而不会违反DDR2-SDRAM操作时序；

4)改进刷新机制，控制器在60个访存指令周期的结尾安排1个刷新周期，通过行访问刷新存储阵列中的指定行，将刷新时间化整为零，降低了访存请求和刷新请求冲突对访存延迟的影响。

有益效果：

本发明合理的分配各访存任务的地址空间，按顺序服务各用户接口的访存请求，避免了相邻访存请求间的地址相关性，从而可以配合使用固定的访存指令序列而不会违反DDR2-SDRAM操作时序；改进刷新机制，将刷新时间化整为零，降低了访存请求和刷新请求冲突对访存延迟的影响。

本发明在保证了RF自动测试平台带宽需求的情况下，显著降低了访存延迟，提高了系统的实时性能。

附图说明

图1为本发明整体结构框图；

图2为本发明存储资源划分示意图；

图3为本发明访存序列示意图；

图4为本发明访存序列生成模块结构图；

图5为本发明刷新周期指令序列示意图；

图6为本发明刷新模块结构图；

具体实施方式

下面结合附图对本发明的技术方案进行详细的说明。

如图1所示，针对DDR2-SDRAM控制器要实现的功能，利用模块化的思想，整个控制器的控制逻辑可以分为5个模块，分别是初始化模块，用户接口模块，指令生成模块，主控制模块和数据通路模块。

本发明针对的RF自动测试平台中AD/DA数据采集发送系统要求至少有4路可以并行工作的数据通路，因此控制器设计有4个用户接口用于服务前端ADC/DAC的访存请求。在进行采集工作时，每个AD占用一个用户接口以实现对存储器的并行访问。AD采集为连续的数据流，数据存入一段连续的逻辑地址空间，且各路AD优先级相同，工作也互不影响。因此只需在采集开始之前对同时工作的各路AD数据的存储地址空间进行合理分配，使其访存空间互不重合，即可实现各个访存任务对存储器的访问在采集工作过程中相互独立。利用这一特点，本发明控制器根据存储器的rank和bank结构，将存储空间划分为4个逻辑资源，并分配给4个用户接口，每个用户接口分别为一个逻辑资源私有。对于AD而言，由于每路AD分配不同的用户接口，从而形成与存储器所划分逻辑资源的一一对应。对于DA和USB等数据读取任务而言，只要通过对任务所占用户接口的调度，即可实现对整个存储空间的读取访问。本发明控制器将SDRAM存储资源划分为4块逻辑资源，分别分配给4个用户接口，因此控制器省略了仲裁模块，由指令生成模块直接处理各个用户接口发来的读写请求。初始化模块负责DDR2-SDRAM的初始化工作。主控制模块包括了控制器的主控制状态机和刷新模块。用户接口与前端AD/DA的数据通道相连，负责处理到来的读写请求，并返回相关数据。而数据通道则负责相关数据在各层级之间的传输。相比于其他DDR2-SDRAM控制器，本发明改进重点在于指令生成模块和刷新模块。下面将详细阐述这两个模块的设计。

指令生成模块

如图2所示，根据所选用的内存模组的结构特点，本发明将整个存储空间划分为4个独立的资源，分别为各个用户接口所私有。每个资源由一个rank中的两个bank组成。通过周期性地向各个独立的资源发送访存指令，既利用了bank并行机制，也预防了各个资源间指令的相互影响冲突。

在指令生成模块的设计中，访存指令序列的设计是整个模块设计的核心。指令序列的设计非常具有技巧性。既要满足DDR2-SDRAM对指令的时序要求，又要尽可能地隐藏指令间的时序间隔，通过流水线式发送来提高控制器的带宽性能。为了做到控制器的延时可估算，本发明采用固定长度的指令序列，模块以13个时钟为周期周期性地访问4块存储资源。这样利用了bank并行机制提高了带宽，并且避免了由于访问同一块资源所造成的高延时。

下面将详细说明本发明所采用的访存指令序列设计。假设用户接口发送来的访存请求为对rank0的0号资源和2号资源进行读操作，对rank1的1号资源进行写操作，对rank1的3号资源进行空操作，相应的访存指令队列如图3所示。所涉及时序参数如表1所示。

表1DDR2-400DIMM时序参数

模块将用户接口送来的每个访存请求转换为三个访存指令：一个行访问指令RAS，一个自动延迟列访问指令(posted-CAS)和一个空指令。这三个指令组成一个基本的访存指令组合。由前文叙述可知，为了满足行列访问指令间的时序要求t_RCD，RAS指令和紧跟着的CAS指令间必须间隔3个时钟周期。但是图3可知，如果等待3个时钟周期再发出对0号资源访问的CAS指令，则该指令将会与1号资源的RAS指令处于同一时钟周期，造成指令总线冲突。因此，本发明利用DDR2-SDRAM所提供的自动延迟列访问机制(posted-CAS)，将附加延迟AL设置为2。这样DRAM芯片将在收到CAS指令后延时2个周期再执行列访问操作。正如图3所示，在0号资源的CAS指令发出2个周期后被延迟了的列访问指令才出现在了相应的rank上。利用这种机制，访存的指令得以流水线式并发。

DDR2-SDRAM的行访问指令是将DRAM存储阵列中的一行转存到行缓存中。列访问指令可以是读指令也可以是写指令，并紧接着8*4＝32byte的突发数据传输。4步长的突发数据传输会占用数据总线两个时钟周期(每个周期上下时钟沿各传一次数据)。在这里，设计使用了自动预充电机制(Auto-precharge)，即在被访问行的列访问完成后立即自动进行预充电操作，为下一次的行访问做准备。如图3中3号资源所示，如果用户接口没有对相应的存储资源发起访问，则在该资源的访问时间内，模块向内存模组发送空指令(NOP)。

读访问延时和写访问延时之间相差一个周期，这使得读写访问处理的时序也不相同。本模块设计的指令序列在两个连续的访存指令组合间插入了一个NOP指令，这避免了数据总线上的读写冲突。在资源划分时，相邻的资源隶属于不同的rank，这样在周期性的顺序访问各个资源时，就不会对同一个rank发起连续地两次访问。这样避免了对同一个rankI/O资源的竞争，满足了读写访问之间的时序要求。另外，这样做也满足了4个bank同时激活的最大时间限制，因为控制器周期性地发出图3所示的指令序列，在任意的13个时钟周期内，对同一个rank而言被激活的bank都不超过4个。

在使用自动预充电机制的情况下，一次对DDR2-SDRAM的写操作从行访问指令的发出，到4步突发写完成，再到预充电完成准备好下一次行访问，需要13个时钟周期的时间。因此，在连续发送4个指令组合完成对4个资源块的访问后，模块在访存指令序列的末尾插入一个空指令。使得访存指令序列的周期从12个时钟周期延长为13个，从而确保在下一次对同一个资源块发起访问时，该资源块的bank已经准备好。

指令生成模块的结构如图4所示。对于划分的每一个资源块，模块都有相应的请求和反馈信号缓存，以供用户接口模块读写。请求缓存用以保存访问的类型(读请求还是写请求)，逻辑地址和准备向DRAM中写的数据。反馈缓存用于保存从DRAM中读取的数据和显示读写是否成功的反馈信号值。

本发明采用周期为13的固定指令序列，因此访存序列的产生电路可以使用一个模13计数器，外加两块组合逻辑实现。资源号生成模块根据当前计数器的计数值决定哪一块资源被访问。多路选通器根据当前被访问的资源号将相应的请求缓存中保存的访存请求传递给存储映射模块和指令信号生成模块。存储映射模块将请求缓存中保存的逻辑地址转换为相应的bank地址，行地址和列地址。基于本发明指令序列的特点，存储控制器周期性地访问存储空间划分好的各个块，也就避免了连续访问同一bank中不同行的极端情况。因此，本发明设计的地址映射模块采用连续映射，从低地址到高地址分别为列地址，行地址和bank地址位。指令类型判断模块根据当前计数器的计数值判断该发出哪种类型指令，然后传递给指令信号生成模块翻译为相应的ras(行访问)、cas(列访问)和we(写使能)信号。类似的，资源号模块的输出同样用来选择哪一个请求缓存的数据被输出到数据总线上，或者是从数据总线上读出的数据被保存到哪一块反馈缓存中。

刷新模块

目前常用的刷新方式有离散刷新和连续突发刷新两种。离散刷新的方式被大部分控制器所采用，然而这种方式使得访存的响应时间随着当前刷新的行地址和访存行地址的相关性变化而变化，降低了控制器时序的可预测性。而连续突发刷新的方式单次刷新操作所消耗的时间较长，如果在刷新过程中有访存请求到来，则会造成比较大的访存延迟。因此这两种刷新方式均不适用于本发明的控制器设计。

除了以上刷新方式外，还可以通过ROR方式，即手动发出行访问指令来刷新DRAM单元。本发明所使用的DRAM器件每个bank包含了8192行。因此，为了保证在64ms内刷新整个bank，则每隔64ms/8192＝7.8125us就必须发出一次行访问指令作为刷新操作。本控制器工作时钟为200MHz，则7.8125us对应为200MHz*7.8125＝1562.5个时钟周期。由前文描述可知，本设计划分的每个资源块包含2个bank，则每隔1562.5个时钟周期需要发起两次刷新，亦或是每隔781.25个周期发起一次刷新。本设计的指令序列周期为13个时钟周期，则相当于指令生成模块的模13计数器每工作781.25/13＝60轮则对每个资源发出一个行刷新指令。如图5所示，控制器在60轮指令周期后安排一个刷新周期。刷新周期与指令周期基本相同，长度同样为13个时钟周期，区别是只保留RAS指令，通过行访问刷新存储阵列中指定的某几行(具体是在13个时钟周期里刷新每个逻辑资源中的某一行)，将刷新时间化整为零，降低了访存请求和刷新请求冲突对访存延迟的影响。由于本发明所设计的指令序列是按顺序周期性地访问各个资源，而各资源间的地址是不相关的，这样既解决了刷新行地址与正常读写访问行地址之间可能的相关性，也避免了刷新周期过长，造成比较大的访存延迟。

如图6所示，本发明使用两个计数器来实现刷新模块，一个计数器对指令生成模块的模13计数器工作的轮数进行计数，一旦计数值达到60则通知主控制状态机调整进入刷新状态，执行刷新操作。另一个计数器保存当前刷新的地址，并在每次刷新完成后自动加1。译码逻辑器则通过对该另一个计数器值的译码得到当前刷新的bank地址和行地址。

Claims (12)

1.一种用于RF自动测试平台的低延迟DDR2-SDRAM控制器，包含

用户接口模块，用于服务前端ADC/DAC的访存请求；

指令生成模块，生成访存指令；

刷新模块，负责存储器刷新操作；

其特征在于：

用户接口模块包含多个用户接口，每个用户接口分别为一个逻辑资源私有；所述逻辑资源由控制器根据存储器的rank和bank结构对存储器存储空间进行划分得来，逻辑资源的地址空间相互独立；访存任务通过对用户接口的占用实现与逻辑资源的一一对应，指令生成模块按顺序服务各用户接口的访存请求；刷新模块在每60个访存指令周期的结尾输出一个刷新指令序列，通过行访问刷新存储阵列中的指定行。

2.如权利要求1所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于所述指令生成模块采用固定长度的访存指令序列，周期性地访问各逻辑资源。

3.如权利要求1所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于指令生成模块将用户接口送来的每个访存请求转换为三个访存指令：一个行访问指令，一个自动延迟列访问指令和一个空指令。

4.如权利要求1所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于如果用户接口没有对相应的存储资源发起访问，则在该资源的访问时间内，指令生成模块向内存模组发送空指令。

5.如权利要求1所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于在完成对各逻辑资源的一次访问后，指令生成模块在访存指令序列的末尾插入一个空指令。

6.如权利要求1所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于所述指令生成模块包括：

模13计数器：用于产生访存指令序列；

资源号生成模块：根据当前计数器的计数值决定被访问资源号；

多路选通器：根据被访问资源号将相应请求缓存中保存的访存请求传递给存储映射模块和指令信号生成模块；并根据被访问资源号将相应请求缓存中的数据输出到数据总线上，或者将从数据总线上读出的数据保存到相应反馈缓存中；

存储映射模块：将请求缓存中保存的逻辑地址转换为相应的bank地址，行地址和列地址；

指令类型判断模块：根据当前计数器的计数值判断发出指令的类型，然后传递给指令信号生成模块；

指令信号生成模块：将指令类型翻译为相应的访存指令信号输出。

7.如权利要求6所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于存储映射模块采用连续映射，从低地址到高地址分别为列地址，行地址和bank地址位。

8.如权利要求1所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于通过ROR方式，即手动发出行访问指令,来刷新DDR2-SDRAM存储器。

9.如权利要求1所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于刷新指令序列长度与访存指令序列相同，在13个时钟周期里刷新每个逻辑资源中的某一行。

10.如权利要求1所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于所述刷新模块包含两个计数器，一个计数器对访存指令周期个数进行计数，达到60则通知控制器进入刷新状态，执行刷新操作；另一个计数器保存当前刷新的行地址，并在每次刷新完成后自动加1。

11.如权利要求10所述的用于RF自动测试平台的低延迟DDR2-SDRAM控制器，其特征在于所述刷新模块包含一个逻辑译码器，通过对所述另一个计数器计数值的译码得到当前刷新的bank地址和行地址。

12.一种用于RF自动测试平台的DDR2-SDRAM控制器的低延迟优化方法，其特征在于：

1）根据存储器的rank和bank结构，将存储器存储空间划为多个独立的逻辑资源，每个逻辑资源为一个用户接口私有；

2）合理的分配各访存任务的地址空间，在平台工作过程中，并行工作的访存任务通过对用户接口的占用实现与存储器逻辑资源之间一一对应；

3）按顺序服务各用户接口的访存请求，避免相邻访存请求间的地址相关性，从而可以配合使用固定的访存指令序列而不会违反DDR2-SDRAM操作时序；

4）改进刷新机制，控制器在60个访存指令周期的结尾安排1个刷新周期，通过行访问刷新存储阵列中的指定行，将刷新时间化整为零，降低了访存请求和刷新请求冲突对访存延迟的影响。