CN102339261A - 一种ddr2 sdram控制器 - Google Patents

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Abstract

本发明提供了一种DDR2SDRAM控制器，该控制器包括控制模块用于发送控制信号，接收控制信号的反馈，并发送顺序指令，确定操作状态的转换，为系统提供状态指示信号；初始化模块用于对DDR2SDRAM控制器及DDR2SDRAM进行初始化及寄存器的设置；配置模块用于配置、控制和指示DDR2SDRAM控制器及DDR2SDRAM的状态；数据通道模块用于对读写数据进行调制解调，以及为DDR2SDRAM与主机端口提供数据；执行模块用于接收顺序指令，并将顺序指令中携带的地址解码为段地址、行地址和列地址，以及根据指令信号判断当前操作的类型，并选择相应的通道进行访问。本发明隐藏了复杂的时序操作，能够匹配多种DDR2SDRAM的内存控制器。

Description

一种DDR2 SDRAM控制器
技术领域
本发明提供了一种DDR2SDRAM的控制接口，属于DDR2SDRAM的接口算法技术领域。 
背景技术
DDR2SDRAM作为新一代存储器，有着价格低廉，容量大，且速度快等优点，但是也有本身的局限性。DDR2SDRAM的读写操作十分复杂，参数非常多，这些参数在操作的过程中都必须满足，才能保证SDRAM的稳定工作。 
DDR2SDRAM是目前内存市场上的主流内存，除了通用计算机系统外，大量的嵌入式系统也纷纷采用DDR2内存，越来越多的SoC系统芯片中会集成有DDR2接口模块，但目前还没有一款能够匹配多种DDR2SDRAM的内存控制器。 
发明内容
本发明的目的是提供一种能够匹配多种DDR2SDRAM的内存控制器。 
本发明的目的是通过以下技术方案实现的： 
一种DDR2SDRAM控制器，包括： 
控制模块，用于向初始化模块和配置模块提供相应的控制信号，接收控制信号的反馈，并向执行模块发送顺序指令，确定操作状态的转换，为系统提供状态指示信号； 
初始化模块，用于根据控制模块的控制信号对所述DDR2SDRAM控制器及DDR2SDRAM进行初始化及寄存器的设置； 
配置模块，用于根据控制模块的控制信号配置、控制和指示所述DDR2SDRAM控制器及DDR2SDRAM的状态； 
数据通道模块，用于对读写数据进行调制解调，以及为DDR2SDRAM与主机端口提供数据； 
执行模块，用于接收控制模块发出的顺序指令，并将所述顺序指令中携带的地址解码为段地址、行地址和列地址，以及根据指令信号判断当前操作的类型，并选择相应的通道进行访问。 
本发明的DDR2SDRAM控制器提供了一个简单的DDR2SDRAM访问接口，隐藏了复杂的时序操作，能够匹配多种DDR2SDRAM的内存控制器，为无系统的电路及嵌入式方向的设计提供了一个可靠的平台。 
附图说明
图1是本发明具体实施方式提供的DDR2SDRAM控制器的结构示意图。 
具体实施方式
本发明具体实施方式提供了一种DDR2SDRAM控制器，如图1所示，包括： 
控制模块1，用于向初始化模块2和配置模块3提供相应的控制信号，接收控制信号的反馈，并向执行模块5发送顺序指令，确定操作状态的转换，为系统提供状态指示信号； 
初始化模块2，用于根据控制模块1的控制信号对所述DDR2SDRAM控制器及DDR2SDRAM进行初始化及寄存器的设置； 
配置模块3，用于根据控制模块1的控制信号配置、控制和指示所述DDR2SDRAM控制器及DDR2SDRAM的状态； 
数据通道模块4，用于对读写数据进行调制解调，以及为DDR2SDRAM与主机端口提供数据； 
执行模块5，用于接收控制模块1发出的顺序指令，并将所述顺序指令中携带的地址解码为段地址、行地址和列地址，以及根据指令信号判断当前操作的类型，并选择相应的通道进行访问。 
具体的，DDR2SDRAM控制器的主要功能是完成对DDR2存储芯片的初始化，将DDR2复杂的读写时序转化为用户简单的读写时序，使用户像操作普通RAM一样控制DDR2。同时，DDR2SDRAM控制器还要产生周期性的刷新指令维持DDR2存储芯片内的数据而不需要用户的干预。所设计的DDR2SDRAM控制器采用模块化的设计思想，每一个功能都对应一个模块。 
DDR2存储芯片在正常工作之前必须先进行初始化，完成寄存器的配置，指令的解码、执行和数据的传输。因此，DDR2SDRAM控制器需要有支持以上操作的模块，分别为控制模块(Contr01)、初始化模块(Initialization)、配置模块(Configuration)、数据通道模块(Data Channels)和执行模块(Execution)。在完成读/写操作指令译码之后，控制器就可以对DDR2存储芯片进行读/写访问。 
由于用户要求的不断提高，只有一个DDR2存储芯片可能不能满足用户的要求。 于是这就要求控制器可以支持多个DDR2存储芯片，为此本具体实施方式提供的DDR2SDRAM控制器设计了多主机端口，每个主机端口控制一个DDR2存储芯片。由于采用了多主机端口的设计，DDR2SDRAM控制器就需要有一个仲裁模块(Arbiter)在多个主机端口之间进行选择，以确保在任意时刻最多只有一个主机端口(即最多只有一个DDR2存储芯片)具有访问权限。 
DDR2SDRAM接收的请求指令通常并不具备一定的顺序，在处理这些指令操作时存在多余的时序耗费，导致总线利用率很低，这对高速的DDR2SDRAM来说是非常不利的。而当DDR2SDRAM执行具有一定顺序的指令时，总线利用率将得以提高。因此，为了能让DDR2SDRAM总线获得最优的利用率，必须研究如何把主机端口发布的指令在执行前进行调度和重新排序，这就需要指令调度与重排序模块(Schedule & Reorder)。 
DDR2SDRAM与FPGA接口信号线可以分为4组：时钟信号线CK/CK#；数据传输信号线DQ、DQS/DQS#、DM；地址/命令信号线ADDR、BA、RAS、CAS、WE；控制信号线CS、CKE、ODT。差分时钟CK/CK#为DDR2SDRAM提供工作时钟，在CK的上升沿锁存地址和命令控制信号；双向差分信号DQS/DQS#数据选通脉冲，在写入时用来传送DDR2SDRAM控制器发出的DQS信号，读取时则由DDR2SDRAM产生DQS向控制器发。DM作为数据屏蔽信号在突发写传输时对不想存入的数据进行屏蔽；RAS、CAS、WE作为命令信号线对DDR2SDRAM发出读、写、刷新或预充电命令；片内终结信号线ODT控制是否需要DDR2SDRAM进行片内终结。 
本具体实施方式涉及的DDR2SDRAM控制器主要应用在FPGA芯片中。由于协议数据块大小相对固定，所以对DDR2SDRAM控制器的研究重点放在固定流水周期的操作上。流水周期固定之后，进一步考虑如何安排激活命令和读、写命令的顺序，以获得较高的操作效率。本具体实施方式使用了激活命令和读、写命令交叉的操作方式，并在每个流水周期的最后三个时钟周期启动自动预充电命令。这样，激活命令与读、写命令之间的时间间隔要求就被掩盖在对下一个BANK的激活命令之中；同时，由于在每个流水周期中启动自动预充电命令，省去了每次操作BANK前的预充电命令操作。这两项措施使得DDR2SDRAM控制器的操作效率大大提高。 
采用本实施例提供的技术方案，提供了一个简单的DDR2SDRAM访问接口，隐藏了复杂的时序操作，能够匹配多种DDR2SDRAM的内存控制器，为无系统的电路及嵌入式 方向的设计提供了一个可靠的平台。 
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。 

Claims (2)

1.一种DDR2SDRAM控制器，其特征在于，包括：
控制模块，用于向初始化模块和配置模块提供相应的控制信号，接收控制信号的反馈，并向执行模块发送顺序指令，确定操作状态的转换，为系统提供状态指示信号；
初始化模块，用于根据控制模块的控制信号对所述DDR2SDRAM控制器及DDR2SDRAM进行初始化及寄存器的设置；
配置模块，用于根据控制模块的控制信号配置、控制和指示所述DDR2SDRAM控制器及DDR2SDRAM的状态；
数据通道模块，用于对读写数据进行调制解调，以及为DDR2SDRAM与主机端口提供数据；
执行模块，用于接收控制模块发出的顺序指令，并将所述顺序指令中携带的地址解码为段地址、行地址和列地址，以及根据指令信号判断当前操作的类型，并选择相应的通道进行访问。
2.根据权利要求1所述的DDR2SDRAM控制器，其特征在于，所述控制模块包括：
仲裁子模块，用于为所述DDR2SDRAM控制提供多个主机端口的支持；
指令调度与重排序子模块，用于计算获得读写数据的顺序指令，并向执行模块发送所述顺序指令。
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