CN101404177B - 具有数据处理能力的计算型存储器 - Google Patents

Abstract

本发明涉及一种具有数据处理能力的计算型存储器，由存储器装置接口、通信网络和至少一个存储节点构成，每个存储节点由DRAM存储体、DRAM存储控制器、处理单元和通信控制器构成，其特点是：存储器装置接口用来和外部存储器总线交互数据，同时与每个存储节点中DRAM存储控制器及处理单元连接；每个存储节点中DRAM存储控制器提供存储装置结构，处理单元和通信控制器与DRAM存储体之间建立访问通路，处理单元通过通信控制器连接到通信网络。本发明的特点在于：在不需要对数据处理系统中其它硬件进行改动的情况下，既可以作为普通存储器使用，也可以利用程序控制本发明中的处理单元，对装置内部的数据进行加速处理。

Description

具有数据处理能力的计算型存储器

技术领域

本发明属于一种具有数据处理能力的存储器，特别是一种具有数据处理能力的计算型存储器。

背景技术

过去几十年内处理器性能一直按照摩尔定律以每18个月翻一番的惊人速度提升，这都得益于集成电路制造工艺和计算机体系结构技术的巨大发展。不过人们也逐渐意识到有越来越多的因素阻碍着处理器性能的进一步提升。“存储墙”问题就是冯·诺伊曼体系结构的性能瓶颈之一。目前，在半导体行业之中，芯片运算速度与存储部件访问速率的差距正在不断拉大，为了弥补这种分离设计的缺陷，微处理器设计中采用了大量方法来减少或者隐藏存储器的访问延迟，包括大容量高速缓冲存储器(Cache)、软硬件预取、推断执行及事务内存等机制，但它们不能从根本上解决存储访问的瓶颈，反而使得处理器的复杂性不断增加。

目前，随着半导体工艺的不断进步，处理器与存储器集成在同一芯片内部已经实现，该技术的出现将有利于传统冯·诺伊曼体系结构中存储墙问题的解决。传统的存储芯片受到芯片管脚数量与物理传输路径的影响，存在着高延迟、低带宽的缺陷。而大容量的片上DRAM存储器具有低延迟、高带宽和低功耗等特性，它的出现可以从本质上解决存储墙问题。根据片上DRAM存储器件在处理器体系结构中所起的作用而分为两类。一类是处理器芯片，将大容量DRAM和一个合适的处理器集成到一个芯片，扮演主处理器的角色，如Blue Gene。另一类是具有数据处理能力的存储芯片，具备普通存储功能，同时拥有计算能力，能够对存储芯片内部的数据进行加速处理，克服存储墙问题，特别适用于加速以媒体处理为代表的数据密集型应用。现在相关的处理器-存储器集成的研究，如Pim-Lite和Gilgamesh等实现了具备计算能力的DRAM存储器，然而，这些存储芯片不能满足目前工业界标准的存储器时序协议，无法兼容诸如个人电脑、服务器或工作站等工作环境。

发明内容

本发明的目的是为了解决现有数据处理系统中的“存储墙”问题，提出一种大量的数据处理可以在存储器内部完成，从而达到提高性能，降低功耗的具有数据处理能力的计算型存储器。

为了实现上述目的，本发明由存储器装置接口、通信网络和至少一个存储节点构成，每个存储节点由DRAM存储体、DRAM存储控制器、处理单元和通信控制器构成，其特点是：存储器装置接口用来和外部存储器总线交互数据，同时与每个存储节点中DRAM存储控制器及处理单元连接；每个存储节点中DRAM存储控制器提供存储装置结构，处理单元和通信控制器与DRAM存储体之间建立访问通路，处理单元通过通信控制器连接到通信网络。其中：

存储器装置接口负责处理外部主机发送的各种访存命令，译码选择访问DRAM存储控制器或处理单元的状态、控制寄存器，此外，还接收其它DRAM操作命令，传送给对应的DRAM存储控制器，存储装置接口具有和普通存储器完全一致的接口规范，兼容闪存(FLASH)、静态随机存储器(SRAM)、同步动态随机存储器(SDRAM)、双倍速率同步动态随机存储器(DDR)、第二代双倍速率同步动态随机存储器(DDR2)、第三代双倍速率同步动态随机存储器(DDR3)、第二代图形专用双倍速率同步动态随机存储器(GDDR2)、第三代图形专用双倍速率同步动态随机存储器(GDDR3)或通用DRAM存储器装置接口与传输规范；

DRAM存储体用于存储数据；

DRAM存储控制器对来自存储器装置接口、处理单元及通信控制器的访问请求进行仲裁，保证存储器装置接口的无阻塞访问；

处理单元对应存储体，作为装置中具有数据处理能力的部件，起到加速数据处理系统各种应用的效果，处理单元还接收存储器装置接口或其它存储节点中处理单元对本存储节点中处理单元控制与状态寄存器的访问。

通信控制器用于处理单元之间的通信控制，将处理单元的通信任务发往通信网络。

通信网络负责每个存储节点中处理单元到其他存储节点中DRAM存储体间的通信传递，处理单元仅有权直接访问本存储节点中的DRAM存储体，访问其它存储节点中DRAM存储体中的数据需要通过通信控制器经由通信网络完成。

所述的存储节点中包括至少一个存储体，每个存储体对应至少一个具有计算功能的处理单元。

所述的处理单元可以为通用处理器、专用处理器、数字信号处理器或微控制单元。

所述的存储体可以采用嵌入式动态随机存储器(eDRAM)，但不仅限于该技术具体实现。

所述DRAM存储控制器负责处理来自存储器装置接口、处理单元、通信控制器的访问请求。所述DRAM存储控制器保证存储器装置接口的访问不能被阻塞。

所述DRAM存储控制器负责接收来自存储器装置接口1的控制与配置命令。

所述DRAM存储控制器负责通过通信控制器经由通信网络与其它DRAM存储体交换数据。

所述DRAM存储控制器提供对来自通信控制器和处理单元的访问请求的中断与恢复机制。

本发明将提出一种具有数据处理能力的DRAM存储装置，其内部的DRAM存储体捆绑了数据处理单元，系统软件通过控制数据处理单元，利用DRAM存储器的高带宽优势，对体上数据进行加速处理，大量数据无需读出DRAM存储装置，大大缓解了整个数据处理系统对存储器的带宽需求。

本发明的特点在于不需要对数据处理系统中其它硬件进行改动的情况下，既可以作为普通存储器使用，也可以利用程序控制具有数据处理能力的存储装置中的数据处理单元，对装置内部的数据进行加速处理。采用本装置可将大量的数据处理操作放在存储器内部完成，从而有效地提高数据处理系统的整体性能。同时，采用了本发明后，不需要将大量的数据提供给数据处理系统中的主处理器处理，有效地解决了“存储墙”的问题，并由于减少了片间的数据传输，可以有效的减少数据处理系统的整体功耗。

附图说明

图1为本发明的架构示意图。

图2为本发明存储器装置接口框架示意图。

具体实施方式

下面结合附图和实施例对本发明做进一步说明。

本发明从功能模块上分，由存储器装置接口1、至少一个存储节点7和通信网络6组成，其中每个存储节点7由DRAM存储体2、DRAM存储控制器3、处理单元4和通信控制器5构成(图1)。在本实施例中，采用标准DDR2接口和规范，构成4个存储节点7，每个存储节点7中包括一个64KB的嵌入式动态随机存储器(eDRAM)存储体以及1个处理单元，并将4个存储节点7集成在一起。本发明并不限于采用上述接口规范和配置。

本发明各部分的主要功能为：

存储器装置接口1：负责接收并解析由通用DRAM存储器装置传输规范定义的读写和操作命令，在保证传输规范定义的时序操作的基础上，提供主处理器对本发明内每个存储体2和处理单元4的访问通道。所述存储器装置接口分别通过芯片引脚与每个存储节点7内部DRAM存储控制器3和处理单元4连接，并且通过行地址区分存储空间。若对某一个存储节点7中处理单元4进行访问，由存储器装置接口1将行、列地址进行拼接，并将通用DRAM存储器装置规范定义的访问时序转化为访问处理单元4所需的SRAM存储器时序，以实现处理单元4的启动和查询。若对某一个存储节点7内部DRAM存储体2进行访问，由存储器装置接口1选择某一个存储节点7内部DRAM存储控制器3，并将接口的操作命令与数据直接送到该存储控制器3的输入端，以实现对对应存储体2的激活、预充、读、写、刷新等操作。

本实施例中是采用通用DDR2标准作为具有数据处理能力的计算型存储器装置的接口与传输规范。在其他实施例中，也可以采用SDRAM、DDR、DDR3等通用DRAM存储器装置接口与传输规范。采用DDR2标准的具有数据处理能力的计算型存储器装置接口信号及描述如表1所示。存储器装置接口一端连接如表1所示的接口信号，一端连接每个存储节点7内部DRAM存储控制器3和处理单元4(图2)。图中的数据信号Data包括DQ、DQS、DM，控制信号Ctrl包括CKE、ODT、CS#、RAS#、CAS#、WE#。

表1  DDR2标准接口信号及描述

 

名称	方向	描述
			CK，CK#	输入	时钟信号：CK和CK#为差分的时钟信号。输入数据都在CK的上升沿，也即CK#的下降沿进行采样；输出数据在CK和CK#的上升沿都进行输出。
CKE	输入	时钟使能：激活(为高)或关闭(为低)片内时钟电路。
			ODT	输入	片上终端使能：为高时将内部电阻连接至引脚DQ、DQS和DM。若EMR(1)寄存器编程为作废ODT，则忽略该信号。
CS#	输入	片选：使能(为低)或关闭(为高)存储器装置。

 

名称	方向	描述
			RAS#，CAS#，WE#	输入	命令输入：RAS#，CAS#和WE#不同的组合定义不同的输入命令。
DM	输入	输入数据屏蔽：对写入数据进行屏蔽的信号。若在写入命令时DM信号为高，则屏蔽该写入数据，不将其写入存储器。
			BA0～BA2	输入	体地址：定义对哪个体进行操作。
A0～A15	输入	地址：在激活命令时提供行地址；在读写命令时，提供列地址和预充控制位。A10作为预充控制位，若为低，预充由BA0～BA2定义的体；若为高，预充所有体。
			DQ	双向	数据输入输出：双向的数据总线。
DQS	双向	数据选通脉冲：在读数据时作为输出，在写数据时作为输入。与读出数据上下沿对齐，与写入数据中段对齐。
			VDDQ	电源	DQ电源输入

 

VSSQ	电源	DQ地输入
			VDLL	电源	DLL电源输入
VSSDL	电源	DLL地输入
			VSS	电源	电源输入
VDD	电源	地输入
			VREF	电源	参考电源输入

采用DDR2标准的具有数据处理能力的计算型存储器装置接口协议命令真值表如表2所示。存储器装置接口负责接收并解析如表2所示的各种命令，由状态机11根据当前的命令是针对内部DRAM存储体还是处理单元，控制存储器接口进入内部存储器操作模式、处理单元操作模式，当前操作模式一直保持至接收到下一改变当前操作模式的命令。存储器装置接口的Data、Ctrl、地址信号与内部DRAM存储控制器接口直接相连，在内部存储器操作模式状态下，通过译码器13确定CS0～CS3的值，以选择一个或多个内部存储体进行操作。如果为刷新操作，由刷新计数器12控制译码器13选择一个存储器进行刷新操作。由于处理单元接口采用SRAM接口，所以在处理单元操作模式下，通过时序转换器10实现DRAM到SRAM的时序转换。

表2  DDR2标准协议命令真值表

存储器装置接口对各种访存命令的具体处理如下：

1.设置模式寄存器：在设置模式寄存器命令下进入内部存储器操作模式，由状态机11控制译码器13，将CS0～CS3全部选通，以实现对所有内部存储器的模式寄存器进行设置。

2.刷新：在刷新命令下进入内部存储器操作模式，由刷新计数器12对刷新命令进行从0～3的循环计数，若当前计数到i，则控制译码器13选通CSi，以实现对某一内部存储器的刷新操作。

3.进入自刷新模式：在进入自刷新模式命令下进入内部存储器操作模式，由状态机11控制译码器13，将CS0～CS3全部选通，控制所有内部存储器进入自刷新模式。

4.出自刷新模式：在出自刷新模式命令下进入内部存储器操作模式，由状态机11控制译码器13，将CS0～CS3全部选通，控制所有内部存储器退出自刷新模式。

5.预充单体：在预充单体命令下进入内部存储器操作模式，由状态机11控制译码器13，将CS0～CS3全部选通，控制所有内部存储器对某一体进行预充。

6.预充所有体：在预充所有体命令下进入内部存储器操作模式，由状态机11控制译码器13，将CS0～CS3全部选通，控制所有内部存储器对所有体进行预充。

7.激活：根据行地址A15的值确定该激活操作是针对内部存储器还是处理单元。若A15为高，进入处理单元操作模式，将行地址和体地址送入时序转换器10进行缓存，并由状态机11控制译码器13，将CS0～CS3全部不选通；若A15为低，进入内部存储节点操作模式，由译码器13对地址信号A14、A13进行译码，以选通CS0～CS3中的一个进行操作。

8.写：若当前为处理单元操作模式，将列地址送入时序转换器10，与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并由状态机11控制译码器13，将CS0～CS3全部不选通，以便采用SRAM接口对处理单元进行写操作；若当前为片内存储器操作模式，并由状态机11控制译码器13，保持上一次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储器进行写操作。

9.写后预充：若当前为处理单元操作模式，将列地址送入时序转换器10，与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并由状态机11控制译码器13，将CS0～CS3全部不选通，以便采用SRAM接口对数据处理单元进行写操作；若当前为内部存储器操作模式，并由状态机11控制译码器13，保持上一次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储器进行写后预充操作。

10.读：若当前为处理单元操作模式，将列地址送入时序转换器10，与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并由状态机11控制译码器13，将CS0～CS3全部不选通，以便采用SRAM接口对处理单元进行读操作；若当前为片内存储器操作模式，并由状态机11控制译码器13，保持上一次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储器进行读操作。

11.读后预充：若当前为数据处理单元操作模式，将列地址送入时序转换器10，与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并由状态机11控制译码器13，将CS0～CS3全部不选通，以便采用SRAM接口对数据处理单元进行读操作；若当前为内部存储器操作模式，并由状态机11控制译码器13，保持上一次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储器进行读后预充操作。

12.无操作：保持当前操作模式，并由状态机11控制译码器13，将CS0～CS3全部不选通。

13.取消器件选中：保持当前操作模式，并由状态机11控制译码器13，将CS0～CS3全部不选通。

14.进入低功耗模式：在进入低功耗模式命令下进入片内存储器操作模式，由状态机11控制译码器13，将CS0～CS3全部选通，控制所有内部存储器进入低功耗模式。

15.出低功耗模式：在出低功耗模式命令下进入片内存储器操作模式，由状态机11控制译码器13，将CS0～CS3全部选通，控制所有内部存储器退出低功耗模式。

DRAM存储体2：负责存储数据处理系统的数据以及程序。本实施例中集成4块各64KByte大小的eDRAM存储体。但片内DRAM存储体的大小、配置及实现工艺并不限于此。

DRAM存储控制器3：处理来自处理单元4、通信控制器5及DRAM存储装置接口1的访问请求。

所述的DRAM存储控制器分为接口控制器、命令缓冲及命令解析接口。接口控制器主要负责处理单元、通信控制器到DRAM存储体访问协议的转换，仲裁来自处理单元、通信控制器的访问，还负责监视来装置接口的访存命令。接口控制器的工作状态分为空闲状态、激活状态、读写状态、正常充电状态、提前充电状态、重试状态。接口控制器的工作流程是：

A、接口控制器处于空闲状态，分别接收来自处理单元或通信控制器的访存请求，如果处理单元请求有效而且没有监测到来自存储器装置接口的ACTIVE命令，进入仲裁状态；

B、接口控制器处理仲裁状态，对来自处理单元、通信控制器及传输网络的访问请求进行仲裁，如果没有检测到如果没有监测到来自存储装置接口的ACTIVE命令，那么进入激活状态，否则进入重试状态；

C、接口控制器处于激活状态，如果没有监测到来自存储装置接口的ACTIVE命令，那么发出DRAM激活命令，激活处理单元即将访问的DRAM存储行，进入读写状态，如果监测到来自存储器装置接口的ACTIVE命令，那么不发出任何命令，表示处理单元的读写请求未执行完毕，进入重试状态；

D、接口控制器处于读写状态，如果没有监测到来自存储器装置接口的ACTIVE命令，发出DRAM读写命令，进入正常充电状态，如果监测到来自存储器装置接口的ACTIVE命令，对所操作的存储行进行充电，进入提前充电状态；

E、接口控制器处于正常充电状态，发出DRAM充电命令，对第C步所操作的存储行进行充电，处理单元的读写请求操作完毕，如果通信接口命令队列为空，则进入空闲状态，否则进入仲裁状态；

F、接口控制器处于提前充电模式，表明处理单元的读写请求未执行完毕，等待充电完毕，进入重试状态；

G、接口控制器处于重试状态，等待监测到来自存储器装置接口的PRECHARGE命令执行完毕，准备好刚才未执行完毕的读写请求，进入激活状态。

处理单元4：负责对本存储节点中DRAM存储体2的数据进行加速处理。处理单元可以是通用处理器、数字信号处理器、专用处理器或者微控制器。本实施例采用了四个数字信号处理器作为处理单元，在其它的实施例中并不限于采用此类配置。本发明通过存储器装置接口1对处理单元4内部的寄存器进行操作，这些寄存器包括但不限于处理单元控制寄存器、状态寄存器等。通过对处理单元内部寄存器的操作，数据处理系统中的主处理器可以启动处理单元开始执行、查询处理单元的当前状态等。

处理单元还负责接收其它处理单元以及存储器装置接口对处理单元的控制与状态寄存器的访问，从而可以访问到其他处理单元的状态和控制寄存器，从而提供了处理单元之间的互操作能力；另外，主处理器也可以访问处理单元以及控制接口的状态和控制寄存器，从而提供了主处理器对处理单元的控制能力以及处理单元与主处理器的通信。

通信控制器5：完成处理单元之间的通信控制，将处理单元4的通信任务发往通信网络6；所述通信控制器不限于通用的通信控制器、直接存储访问控制器(DMA)等可完成通信任务的控制模块。

通信网络6：负责装置中处理单元4到其他DRAM存储体2间的通信传递，处理单元4仅有权直接访问其对应的DRAM存储体2，访问其它DRAM存储体2中的数据需要通过通信控制器5经由通信网络6完成。所述通信网络6不限于采用总线、环状、双环、点到点、全互联等结构。

本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (6)

1.一种具有数据处理能力的计算型存储器，由存储器装置接口、通信网络和至少一个存储节点构成，每个存储节点由DRAM存储体、DRAM存储控制器、处理单元和通信控制器构成，其特征在于：存储器装置接口用来和外部存储器总线交互数据，同时与每个存储节点中DRAM存储控制器及处理单元连接；每个存储节点中DRAM存储控制器提供存储装置结构，处理单元和通信控制器与DRAM存储体之间建立访问通路，处理单元通过通信控制器连接到通信网络，其中：

存储器装置接口：负责处理外部主机发送的各种访存命令，译码选择访问DRAM存储控制器或处理单元的状态、控制寄存器，此外，还接收其它DRAM操作命令，传送给对应的DRAM存储控制器；

DRAM存储体：用于存储数据；

DRAM存储控制器：对来自存储器装置接口、处理单元及通信控制器的访问请求进行仲裁，保证存储器装置接口的无阻塞访问；

处理单元对应存储体：作为装置中具有数据处理能力的部件，起到加速数据处理系统各种应用的效果，处理单元还接收存储器装置接口或其它存储节点中处理单元对本存储节点中处理单元控制与状态寄存器的访问；

通信控制器：用于各个处理单元之间的通信控制，将处理单元的通信任务发往通信网络；

通信网络：负责每个存储节点中处理单元到其他存储节点中DRAM存储体间的通信传递，处理单元仅有权直接访问本存储节点中的DRAM存储体，访问其它存储节点中DRAM存储体中的数据需要通过通信控制器经由通信网络完成。

2.如权利要求1所述的具有数据处理能力的计算型存储器，其特征在于：所述的存储节点中包括至少一个存储体，每个存储体对应至少一个具有计算功能的处理单元。

3.如权利要求1所述的具有数据处理能力的计算型存储器，其特征在于：所述的处理单元为通用处理器、专用处理器、数字信号处理器、微控制单元或加速处理应用的专用处理器。

4.如权利要求1所述的具有数据处理能力的计算型存储器，其特征在于：所述的存储体采用嵌入式动态随机存储器。

5.如权利要求1所述的具有数据处理能力的计算型存储器，其特征在于：存储器装置接口采用兼容闪存或静态随机存储器或同步动态随机存储器或双倍速率同步动态随机存储器或第二代双倍速率同步动态随机存储器或第三代双倍速率同步动态随机存储器或第二代图形专用双倍速率同步动态随机存储器或第三代图形专用双倍速率同步动态随机存储器或通用DRAM存储器装置接口标准规定的时序。

6.如权利要求1所述的具有数据处理能力的计算型存储器，其特征在于：多个存储节点集成在一个芯片上。

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