CN104992656A - 移位寄存电路 - Google Patents
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Abstract
一种移位寄存电路，包含多个移位寄存器。第i个移位寄存器包含驱动模块、第一下拉模块、控制模块及第二下拉模块，其中第二下拉模块包含下拉单元、开关单元、预充单元、加速单元及重置单元。下拉单元依据第(i+2)个移位寄存器的栅极信号，将控制信号的电压电平调整为参考电压。开关单元依据第二下拉信号调整栅极信号的电压电平。预充单元依据栅极信号调整第二下拉信号的电压电平。加速单元将第(i+2)个移位寄存器的栅极信号的电压电平变化耦合至第二下拉信号。重置单元依据第(i+4)个移位寄存器的栅极信号将第二下拉信号的电压电平调整至参考电压。
Description
技术领域
本发明涉及一种的移位寄存电路，特别涉及一种用于单一晶体管类型工艺的移位寄存电路。
背景技术
阵列上栅极驱动电路(GOA，gate driver on array)技术是现今面板厂基于降低制造成本及窄边框效果的考虑，而逐渐发展出来的面板驱动技术。GOA技术是利用半导体工艺将移位寄存电路直接制作在面板的玻璃基板上，并利用多个串接的移位寄存器依序地输出多个栅极信号，以驱动面板的像素阵列。
在GOA技术中，移位寄存器对栅极信号的下拉速度常影响到栅极信号驱动像素阵列的成效。然而，由于现今面板在时序上的设定，以及移位寄存器中的开关元件在开关电压时可能产生的漏电流，因此造成移位寄存器对栅极信号的下拉速度变慢。若栅极信号的下拉速度可以有效提升的话，将能优化整体面板的显示画面，进而提升显示画面的质量。
发明内容
本发明在于提供一种移位寄存电路，藉以解决栅极信号的下拉速度变慢而图像显示画面质量的问题。
本发明所公开的移位寄存电路，包含多个移位寄存器，其中第i个移位寄存器与第(i-2)个移位寄存器、第(i+2)个移位寄存器以及第(i+4)个移位寄存器电性连接，i为正整数。第i个移位寄存器包含驱动模块、第一下拉模块、控制模块及第二下拉模块。驱动模块用以依据控制信号，将栅极信号的电压电平调整至时钟信号的电压电平。第一下拉模块电性连接至驱动模块，用以依据控制信号与下拉指令，将控制信号的电压电平与栅极信号的电压电平调整至参考电压。控制模块电性连接至驱动模块，用以依据起始信号的电压电平，调整控制信号的电压电平。第二下拉模块包含下拉单元、开关单元、预充单元、加速单元及重置单元。下拉单元用以依据第(i+2)个移位寄存器的栅极信号，将控制信号的电压电平调整为参考电压。开关单元用以依据第二下拉信号将栅极信号的电压电平调整为时钟信号的电压电平。预充单元电性连接至驱动模块，用以依据栅极信号的电压电平调整第二下拉信号的电压电平。加速单元用以将第(i+2)个移位寄存器的栅极信号的电压电平变化耦合至第二下拉信号。重置单元用以依据第(i+4)个移位寄存器的栅极信号的电压电平将第二下拉信号的电压电平调整至参考电压。
根据上述本发明所公开的移位寄存电路，藉由预充单元调整第二下拉信号的电压电平，以及加速单元将后两级移位寄存器的栅极信号耦合至第二下拉信号，使得开关单元可以依据第二下拉信号的电压电平，将栅极信号的电压电平下拉至时钟信号的电压电平，进而增加面板显示的画面质量，并且减少开关单元容易受到漏电流影响而降低栅极信号下拉速度的问题。
以上的关于本公开内容的说明及以下的实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。
附图说明
图1是依据本发明一实施例所绘示的移位寄存电路的示意图。
图2是依据本发明一实施例所绘示的移位寄存器的电路示意图。
图3是依据图2所绘示的移位寄存器中多个电压的时序图。
图4是依据本发明另一实施例所绘示的移位寄存器的电路示意图。
图5是依据本发明再一实施例所绘示的移位寄存器的电路示意图。
图6是依据本发明又一实施例所绘示的移位寄存器的电路示意图。
【符号说明】
11、11a、11b、21a、21b 驱动模块
13、13a、13b、23a、23b 第一下拉模块
131、131a、131b 第一下拉单元
132、132a、132b 第二下拉单元
15、15a、15b 控制模块
17、17a、17b 第二下拉模块
171、171a、171b、271a、271b 下拉单元
173、173a、173b、273a、273b 开关单元
175、175a、175b、275a、275b 预充单元
177、177a、177b 加速单元
179、179a、179b 重置单元
A、M、N 节点
C1、C2、C1a、C1b、C2a、C2b、C1a’、C1b’ 电容
F(5) 第二下拉信号
F(i+2)、F(i+4)、F’(i+2)、F’(i+4) 第二下拉信号
F_a(i+2)、F_b(i+2) 第二下拉信号
G(3) 栅极信号
G(i)、G(i-2)、G(i+2)、G(i+4) 栅极信号
G’(i)、G’(i-2)、G’(i+2)、G’(i+4) 栅极信号
G_a(i)、G_a(i-2)、G_a(i+2)、G_a(i+4) 栅极信号
G_b(i)、G_b(i-2)、G_b(i+2)、G_b(i+4) 栅极信号
HC(1)～HC(7) 时钟信号
HC(i)、HC(i+2) 时钟信号
HC’(i)、HC’(i+2) 时钟信号
HC_a(i)、HC_a(i+2) 时钟信号
HC_b(i)、HC_b(i+2) 时钟信号
P(i)、P_a(i)、P_b(i) 第一下拉控制信号
K(i)、K_a(i)、K_b(i) 第二下拉控制信号
VGH 直流信号
LC1、LC1_a、LC1_b 下拉指令
LC2、LC2_a、LC2_b 下拉指令
SR(1)～SR(n) 移位寄存器
SR’(i)、SR’(i+2)、SR_a(i)、SR_b(i) 移位寄存器
T1 第一时间点
T2 第二时间点
T3 第三时间点
T4 第四时间点
T11、T11a、T11b 晶体管开关
T31～T33 晶体管开关
T31a～T33a、T31b～T33b、T31c～T33c 晶体管开关
T41～T43 晶体管开关
T41a～T43a、T41b～T43b、T41c～T43c 晶体管开关
T51～T54 晶体管开关
T51a～T54a、T51b～T54b、T51c～T51c 晶体管开关
T61～T64 晶体管开关
T61a～T64a、T61b～T64b、T61c～T61c 晶体管开关
T71～T73 晶体管开关
T71a～T73a、T71b～T73b、T71c～T73c 晶体管开关
T21、T21a、T21b 驱动开关
ST(i-2)、ST(i+2) 起始信号
ST_a(i)、ST_a(i-2)、ST_a(i+2)、ST_a(i+4) 起始信号
ST_b(i-2)、ST_b(i+2) 起始信号
Q(3) 控制信号
Q(i)、Q’(i)、Q’(i+2) 控制信号
Q_a(i)、Q_b(i) 控制信号
V1～V7 电压电平
VSS、VSS_a、VSS_b 参考电压
Vth、Vth_a、Vth_b 临界电压
具体实施方式
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求书及图式，本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范围。
请一并参照图1及图2，图1是依据本发明一实施例所绘示的移位寄存电路的示意图，图2是依据本发明一实施例所绘示的移位寄存器的电路示意图。如图所示，移位寄存电路10包含多个移位寄存器SR(1)～SR(n)，其中移位寄存器SR(i)与移位寄存器SR(i-2)、移位寄存器SR(i+2)以及移位寄存器SR(i+4)电性连接，i为正整数。在一个实施例中每个移位寄存器的大致相同，以移位寄存器SR(i)为例，移位寄存器SR(i)包含驱动模块11、第一下拉模块13、控制模块15及第二下拉模块17。驱动模块11用以依据控制信号Q(i)，将栅极信号G(i)的电压电平调整至时钟信号HC(i)的电压电平。更详细地说，驱动模块11具有驱动开关T21及电容C1，驱动开关T21的第一端用以接收时钟信号HC(i)，驱动开关T21的第二端用以输出栅极信号G(i)。驱动开关T21的第一端与第二端之间的电流路径选择性地依据驱动开关T21的控制端所接收的控制信号Q(i)的电压电平而被建立。具体来说，当驱动开关T21的电流路径被导通的时候，驱动开关T21依据时钟信号HC(i)的电压电平调整栅极信号G(i)的电压电平。而当驱动开关T21的电流路径不导通时，驱动开关T21不会影响栅极信号G(i)的电压电平。
电容C1电性连接于驱动开关T21的控制端与第二端之间，用以将栅极信号G(i)的电压电平变化耦合至控制信号Q(i)。在本实施例中，电容C1可以是额外电性连接于驱动开关T21的控制端与第二端之间的电容，也可以是驱动开关T21的控制端与第二端之间的寄生电容，本实施例不予限制。
第一下拉模块13电性连接至驱动模块11，用以依据控制信号Q(i)与下拉指令LC1、LC2，将控制信号Q(i)的电压电平与栅极信号G(i)的电压电平调整至参考电压VSS。第一下拉模块13具有具有第一下拉单元131及第二下拉单元132。第一下拉单元131具有晶体管开关T32、T42、T51、T52、T53、T54。第二下拉单元131具有晶体管开关T33、T43、T61、T62、T63、T64。
在第一下拉单元131中，晶体管开关T51的控制端与第一端电性连接，而形成二极管形式(diode-connected)。晶体管开关T53的第一端电性连接晶体管开关T51的第一端，晶体管开关T53的控制端电性连接该晶体管开关T51的第二端，用以接收下拉指令LC1。晶体管开关T52、T54的控制端用以接收控制信号Q(i)。晶体管开关T52、T54的第二端用以接收参考电压VSS。晶体管开关T52的第一端电性连接晶体管开关T51的第二端，晶体管开关T54的第一端电性连接晶体管开关T53的第二端，以依据下拉指令LC1及控制信号Q(i)而输出第一下拉控制信号P(i)。
更详细地来说，在第一下拉单元131中，当下拉指令LC1的电压电平提升时，晶体管开关T51导通，节点M的电压电平开始提升。当节点M的电压电平提升而使晶体管开关T53逐渐导通时，节点N的电压电平开始提升，而使得晶体管开关T42逐渐导通，而逐渐下拉控制信号Q(i)的电压电平。当控制信号Q(i)的电压电平调整至参考电压VSS，且下拉指令LC1位于高电压电平时，第一下拉单元131为稳压状态。
晶体管开关T42、T32的控制端接收第一下拉控制信号P(i)。晶体管开关T42、T32的第二端用以接收参考电压VSS。晶体管开关T42、T32的分别电性连接于驱动开关T21的控制端及第二端。晶体管开关T42、T32用以依据第一下拉控制信号P(i)的电压电平，调整控制信号Q(i)的电压电平与栅极信号G(i)的电压电平调整至参考电压VSS。
在第二下拉单元132中，晶体管开关T61的控制端电性连接于第一端，而形成二极管形式。晶体管开关T63的第一端电性连接晶体管开关T61的第一端，晶体管开关T63的控制端电性连接该晶体管开关T61的第二端，用以接收下拉指令LC2。晶体管开关T62、T64的控制端用以接收控制信号Q(i)。晶体管开关T62、T64的第二端用以接收参考电压VSS。晶体管开关T62的第一端电性连接晶体管开关T61的第二端，晶体管开关T64的第一端电性连接晶体管开关T63的第二端，以依据下拉指令LC2及控制信号Q(i)而输出第二下拉控制信号K(i)。
晶体管开关T43、T33的控制端接收第二下拉控制信号K(i)。晶体管开关T43、T33的第二端用以接收参考电压VSS。晶体管开关T43、T33的分别电性连接于驱动开关T21的控制端及第二端。晶体管开关T43、T33用以依据第二下拉控制信号K(i)的电压电平，调整控制信号Q(i)的电压电平与栅极信号G(i)的电压电平调整至参考电压VSS。第二下拉单元132的运作方式可参考前述第一下拉单元131的运作方式。
在本实施例中，以第一下拉单元131及第二下拉单元132为例。在其他实施例中，也可以取消第一下拉单元131或第二下拉单元132，而只以一个下拉单元实施。更详细来说，在一个实施例中，若第一下拉模块13中只有第二下拉单元132，则第一下拉模块13具有晶体管开关T33、T43、T61、T62、T63、T64。第二下拉单元132中的下拉指令LC2可以时钟信号HC(i)或直流信号VGH取代，第二下拉单元132则依据控制信号Q(i)与时钟信号HC(i)或直流信号VGH，将控制信号Q(i)的电压电平与栅极信号G(i)的电压电平调整至参考电压VSS。
控制模块15电性连接至驱动模块11，用以依据起始信号ST(i-2)的电压电平，调整控制信号Q(i)的电压电平。起始信号ST(i-2)也可以是移位寄存器SR(i-2)的栅极信号G(i-2)，也可以是同相位于移位寄存器SR(i-2)的栅极信号G(i-2)的其他信号。具体来说，控制模块15具有晶体管开关T11，晶体管开关T11的第一端电性连接控制端，被连接成二极管形式。晶体管开关T11的第二端电性连接于驱动开关T21，用以电性连接于移位寄存器SR(i-2)，以接收移位寄存器SR(i-2)的栅极信号G(i)或起始信号ST(i-2)，并据以调整控制信号Q(i)的电压电平。
第二下拉模块17包含下拉单元171、开关单元173、预充单元175、加速单元177及重置单元179。下拉单元171用以依据移位寄存器SR(i+2)的栅极信号G(i+2)，将控制信号Q(i)的电压电平调整为参考电压VSS。开关单元173用以依据第二下拉信号F(i+2)将栅极信号G(i)的电压电平调整为时钟信号HC(i)的电压电平。预充单元175电性连接至驱动模块11，用以依据栅极信号G(i)的电压电平调整第二下拉信号F(i+2)的电压电平。加速单元177用以将移位寄存器SR(i+2)的栅极信号G(i+2)的电压电平变化耦合至第二下拉信号F(i+2)。重置单元179用以依据移位寄存器SR(i+4)的栅极信号G(i+4)的电压电平，将第二下拉信号F(i+2)的电压电平调整至参考电压VSS。
具体来说，下拉单元171是晶体管开关T41，开关单元173是晶体管开关T31，预充单元175是晶体管开关T71，加速单元177是晶体管开关T72，重置单元179是晶体管开关T73。晶体管开关T41、T31、T71、T72、T73分别具有第一端、第二端及控制端。晶体管开关T41的第一端电性连接于驱动开关T21的控制端。晶体管开关T41的第二端接收参考电压VSS。晶体管开关T41的控制端接收移位寄存器SR(i+2)的栅极信号G(i+2)，用以依据栅极信号G(i+2)的电压电平，调整控制信号Q(i)的电压电平调整为参考电压VSS。晶体管开关T71的第一端用以接收栅极信号G(i)，晶体管开关T71的控制端电性连接于晶体管开关T71的第一端及驱动开关T21的第二端。晶体管开关T71的第二端电性连接于晶体管开关T31的控制端。当栅极信号G(i)的电压电平为高电压时，第二下拉信号F(i+2)的电压电平被晶体管开关T71提高。
晶体管开关T72的第一端用以接收加速信号，加速信号关联于移位寄存器SR(i+2)的时钟信号HC(i+2)。晶体管开关T72的控制端电性连接晶体管开关T31的控制端，用以接收第二下拉信号F(i+2)。晶体管开关T72的第二端电性连接移位寄存器SR(i+2)，以输出移位寄存器SR(i+2)的起始信号ST(i+2)。晶体管开关T72的控制端与第二端之间电性连接电容C2。当移位寄存器SR(i+2)的时钟信号HC(i+2)变化时，移位寄存器SR(i+2)的时钟信号HC(i+2)将会耦合至第二下拉信号F(i+2)，以更加提升第二下拉信号F(i+2)的电压电平。在本实施例中，电容C2可以是额外电性连接于驱动开关T72的控制端与第二端之间的电容，也可以是驱动开关T72的控制端与第二端之间的寄生电容，本实施例不予限制。
晶体管开关T31的第一端电性连接于驱动开关T21的第二端。晶体管开关T31的第二端用以接收时钟信号HC(i)。晶体管开关T31的控制端电性连接于晶体管开关T72的控制端，用以接收第二下拉信号F(i+2)。当第二下拉信号F(i+2)的电压电平提升时，晶体管开关T31将其第一端的栅极信号G(i)的电压电平调整为时钟信号HC(i)的电压电平。晶体管开关T73的第一端电性连接晶体管开关T71的第二端，用以接收第二下拉信号F(i+2)。晶体管开关T73的第二端用以接收参考电压VSS。晶体管开关T73的控制端电性连接移位寄存器SR(i+4)，用以接收移位寄存器SR(i+4)的栅极信号G(i+4)。当移位寄存器SR(i+4)的栅极信号G(i+4)的电压电平提升时，晶体管开关T73将第二下拉信号F(i+2)的电压电平调整至参考电压VSS。
为了更清楚说明本实施例移位寄存电路的运作方式，请一并参照图1至图3，图3是依据图2所绘示的移位寄存器中多个电压的时序图。如图所示，在本实施例中将以移位寄存器SR(3)为例说明。在第一时间点T1时，控制模块15依据栅极信号G(1)提升的电压电平，调整控制信号Q(3)的电压电平至电压电平V1。驱动模块11依据提升的控制信号Q(3)的电压电平V1而导通，使栅极信号G(3)的电压电平V3及第二下拉信号F(5)的电压电平V5实质上等于时钟信号HC(3)的电压电平。在第二时间点T2时，时钟信号HC(1)的电压电平下降，而时钟信号HC(3)的电压电平提升，驱动模块11受到电容C1耦合的影响，将时钟信号HC(3)的电压电平耦合至控制信号Q(3)，使控制信号Q(3)的电压电平提升至电压电平V2。并且，栅极信号G(3)的电压电平亦跟随着HC(3)的耦合提升至电压电平V4。藉由二极管形式的预充单元175，第二下拉信号F(5)的电压电平被提升至电压电平V6。此时，电压电平V6实质上等于栅极信号G(3)的电压电平V4减去预充单元175的临界电压(thresholdvoltage)Vth。
接着，在第三时间点T3时，时钟信号HC(3)的电压电平下降，而时钟信号HC(5)的电压电平提升，加速单元177将提升的时钟信号HC(5)耦合至第二下拉信号F(5)，而使第二下拉信号F(5)的电压电平V6被提升至电压电平V7。藉由高于电压电平V6的电压电平V7，使得开关元件173的控制端电压较高，而加快了开关单元173将栅极信号G(3)的电压电平从V4下拉到V3的速度，进而减少开关单元容易受到漏电流影响，而解决栅极信号下拉速度变慢的问题，并且提升面板显示的画面质量。同时，下拉单元171接收栅极信号G(5)，将控制信号Q(3)的电压电平V2调整至参考电压VSS。
然后，在第四时间点T4中，时钟信号HC(5)的电压电平下降，而时钟信号HC(7)的电压电平提升，重置单元179导通，而将第二下拉信号F(5)的电压电平下拉至参考电压VSS。
在理想的操作中，第二下拉信号F(5)的电压电平V7实质上等于栅极信号G(3)的电压电平V4减去预充单元175的临界电压Vth再加上时钟信号HC(5)的电压电平。然而，在实际的操作中，由于受到加速单元177的其他电容的影响，第二下拉信号F(5)的电压电平V7不会等于栅极信号G(3)的电压电平V4减去预充单元175的临界电压Vth再加上时钟信号HC(5)的电压电平。但是由于第二下拉信号F(5)的电压电平V7仍高于电压电平V6，因此可以有效地提升开关单元173的控制端电压。据此，开关单元173的尺寸就可以减少，亦即驱动开关T21的通道宽长比可以大于等于晶体管开关T31的通道宽长比，从而让移位寄存器整体的尺寸可以更为缩小。
在本实施例中，移位寄存器SR(i)中的晶体管开关类型以N型晶体管为例，且移位寄存器SR(i)中的晶体管开关类型均相同。在其他实施例中，移位寄存器SR(i)中的晶体管开关类型也可为P型晶体管，且移位寄存器SR(i)中的晶体管开关类型均相同。
请参照图4，图4是依据本发明另一实施例所绘示的移位寄存器的电路示意图。如图4所示，移位寄存器SR_a(i)包含驱动模块11a、第一下拉模块13a、控制模块15a、第二下拉模块17a，其中驱动模块11a、第一下拉模块13a、控制模块15a、第二下拉模块17a与图2实施例中的驱动模块11、第一下拉模块13、控制模块15、第二下拉模块17大致上相同。与图2实施例不同的是，第二下拉模块17a中的下拉单元171a依据移位寄存器SR_a(i+2)的起始信号ST_a(i+2)，将控制信号Q_a(i)的电压电平调整为参考电压VSS_a，且预充单元175a将第二下拉信号F_a(i+2)的电压电平调整至移位寄存器SR_a(i+2)的起始信号ST_a(i)的电压电平，使第二下拉信号F_a(i+2)的电压电平预先被提升至起始信号ST_a(i)的电压电平减去预充单元175a的临界电压Vth_a。此外，重置单元179a依据移位寄存器SR_a(i+4)的起始信号ST_a(i+4)的电压电平，将第二下拉信号F_a(i+2)的电压电平调整至参考电压VSS_a。
请参照图5，图5是依据本发明再一实施例所绘示的移位寄存器的电路示意图。如图5所示，移位寄存器SR_b(i)包含驱动模块11b、第一下拉模块13b、控制模块15b、第二下拉模块17b，其中驱动模块11b、第一下拉模块13b、控制模块15b、第二下拉模块17b与图2实施例中的驱动模块11、第一下拉模块13、控制模块15、第二下拉模块17大致上相同。与图2实施例不同的是，加速单元177b将移位寄存器SR_b(i+2)的栅极信号G_b(i+2)的电压电平变化耦合至第二下拉信号F_b(i+2)，使第二下拉信号F_b(i+2)的电压电平被提升，且高于栅极信号G_b(i)的电压电平减去预充单元175b的临界电压Vth_b。开关元件173b的控制端电压接收较高电压电平的第二下拉信号F_b(i+2)，而加快了开关单元173b下拉栅极信号G_b(i)的电压电平的速度。
请参照图6，图6是依据本发明又一实施例所绘示的移位寄存器的电路示意图，如图6所示，移位寄存器SR’(i)包含驱动模块21a、第一下拉模块23a、下拉单元271a、开关单元273a及预充单元275a。移位寄存器SR’(i+2)包含驱动模块21b、第一下拉模块23b、下拉单元271b、开关单元273b及预充单元275b。驱动模块21a具有驱动开关T21a及电容C1a’。驱动模块21b具有驱动开关T21b及电容C1b’。下拉单元271a用以依据移位寄存器SR’(i+2)的栅极信号G’(i+2)，将控制信号Q’(i)的电压电平调整为参考电压VSS’。开关单元273a用以依据节点A的电压电平，将栅极信号G’(i)的电压电平调整为时钟信号HC’(i)的电压电平。预充单元275a的第一端及控制端电性连接至驱动开关T21a的第二端，用以依据栅极信号G’(i)的电压电平调整节点A的电压电平。
移位寄存器SR’(i+2)的驱动开关T21b可作为移位寄存器SR’(i)的加速单元。当移位寄存器SR’(i+2)的驱动开关T21b的第一端所接收的时钟信号HC’(i+2)变化时，时钟信号HC’(i+2)的电压电平将耦合至节点A的电压电平，而使得节点A的电压电平提升，而驱动开关单元273a将栅极信号G’(i)的电压电平下拉至时钟信号HC’(i)的电压电平。移位寄存器SR’(i+2)的下拉单元271b可作移位寄存器SR’(i)的重置单元。下拉单元271b用以依据移位寄存器SR’(i+4)的栅极信号G’(i+4)的电压电平，将节点A的电压电平调整至参考电压VSS’。
在本实施例中，节点A的电压电平等于移位寄存器SR’(i)的第二下拉信号F’(i+2)的电压电平。并且，由于移位寄存器SR’(i)以移位寄存器SR’(i+2)的驱动开关T21b作为移位寄存器SR’(i)的加速单元，以移位寄存器SR’(i+2)的下拉单元271b可作移位寄存器SR’(i)的重置单元，因此节点A的电压电平实质上等同于移位寄存器SR’(i+2)的控制信号Q’(i+2)的电压电平，从而使得移位寄存器SR’(i+2)可以依据节点A的电压电平，而产生移位寄存器SR’(i+2)的第二下拉信号F’(i+4)，并在第二下拉信号F’(i+4)二次提升电压电平时，移位寄存器SR’(i+2)的开关273b单元可以加速地下拉栅极信号G’(i+2)的电压电平。藉由此种电路结构，移位寄存器SR’(i+2)的第二下拉信号F’(i+4)也可作为移位寄存器SR’(i+4)的控制信号Q’(i+4)的电压电平。
换句话说，以移位寄存器SR’(i)的角度来看，移位寄存器SR’(i+2)的驱动开关T21b的作用等同于移位寄存器SR’(i)的加速单元，也就是如同图2实施例中的晶体管开关T72。移位寄存器SR’(i+2)的下拉单元271b的作用等同于移位寄存器SR’(i)的重置单元，也就是如同图2实施例中的晶体管开关T73。下拉单元271a、开关单元273a、预充单元275a、驱动开关T21b及下拉单元271b可以说是移位寄存器SR’(i)的第二下拉模块。
综合以上所述，本发明提供一种移位寄存电路，利用预充单元调整第二下拉信号的电压电平，以及加速单元将后两级移位寄存器的栅极信号或时钟信号的电压电平变化耦合至第二下拉信号，使得开关单元可以依据第二下拉信号的电压电平，加速地将栅极信号的电压电平下拉至低电压电平，藉以降低开关单元受到漏电流的影响，改善开关单元下拉速度变慢的问题，从而提升显示画面的质量。
虽然本发明以前述的实施例公开如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为的更动与润饰，均属本发明的专利保护范围。关于本发明所界定的保护范围请参考所附的权利要求书。
Claims (9)
1.一种适于薄膜晶体管技术的移位寄存电路，该移位寄存电路包含多个移位寄存器，其中第i个移位寄存器与第(i-2)个移位寄存器、第(i+2)个移位寄存器以及第(i+4)个移位寄存器电性连接，i为正整数，该第i个移位寄存器包含：
驱动模块，用以依据控制信号，将栅极信号的电压电平调整至时钟信号的电压电平；
第一下拉模块，电性连接至该驱动模块，用以依据该控制信号与至少一下拉指令，将该控制信号的电压电平与该栅极信号的电压电平调整至参考电压；
控制模块，电性连接至该驱动模块，用以依据起始信号的电压电平，调整该控制信号的电压电平；以及
第二下拉模块，包含：
下拉单元，用以依据该第(i+2)个移位寄存器的栅极信号，将该控制信号的电压电平调整为该参考电压；
开关单元，用以依据第二下拉信号将该栅极信号的电压电平调整为该时钟信号的电压电平；
预充单元，电性连接至该驱动模块，用以依据该栅极信号的电压电平调整该第二下拉信号的电压电平；
加速单元，用以将该第(i+2)个移位寄存器的栅极信号的电压电平变化耦合至该第二下拉信号；以及
重置单元，用以依据该第(i+4)个移位寄存器的栅极信号的电压电平将该第二下拉信号的电压电平调整至该参考电压。
2.如权利要求1所述的移位寄存电路，其中该起始信号关联于这些移位寄存器中第(i-2)个移位寄存器的栅极信号或该第(i-2)个移位寄存器的起始信号。
3.如权利要求1所述的移位寄存电路，其中该预充单元是晶体管开关，该晶体管开关包含：
第一端用以接收该起始信号；
控制端电性连接至该第一端；以及
第二端电性连接至该开关单元，当该起始信号的电压电平为高电压时，该第二下拉信号的电压电平被该晶体管开关提高。
4.如权利要求1所述的移位寄存电路，其中该加速单元是晶体管开关，该晶体管开关包含：
第一端用以接收加速信号，该加速信号关联于该第(i+2)个移位寄存器的时钟信号；
控制端电性连接于该开关单元，用以接收该第二下拉信号；以及
第二端。
5.如权利要求4所述的移位寄存电路，还包含电容电性连接于该晶体管开关的第二端与该晶体管开关的控制端之间。
6.如权利要求1所述的移位寄存电路，其中该驱动模块包含驱动开关，该驱动开关的第一端用以接收该时钟信号，该驱动开关的第二端用以输出该栅极信号，该驱动开关的第一端与该驱动开关的第二端之间的电流路径选择性地依据该驱动开关的控制端所接收的该控制信号的电压电平而被建立。
7.如权利要求6所述的移位寄存电路，其中该驱动开关的通道宽长比大于等于该开关单元的通道宽长比。
8.如权利要求6所述的移位寄存电路，其中该驱动模块还包含电容电性连接于该驱动开关的控制端与该驱动开关的第二端之间。
9.如权利要求1项至第8项其中之一所述的移位寄存电路，其中该第i个移位寄存器中的晶体管开关类型均相同。
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