CN104979379A - 半导体器件的集电极结构及ti-igbt - Google Patents

Abstract

本发明提供了一种半导体器件的集电极结构及TI-IGBT，其中集电极结构包括：相互隔离的集电区与短路区；集电极；覆盖集电区与短路区之间的集电极的绝缘体，绝缘体背离漂移区一侧的表面与集电区和短路区之间的集电极相接触，朝向漂移区一侧的表面与漂移区相接触，且绝缘体与集电区和短路区均相接触；与漂移区的掺杂类型相反的浮空区，浮空区的结深大于短路区的结深，浮空区覆盖短路区靠近集电区一端的表面，不覆盖短路区远离所述集电区一端的表面，且浮空区与绝缘体和漂移区均相接触。由于上述背面结构中从集电区上方传输至短路区的电子通道电阻较大，从而用更小尺寸的集电区就可以完全抑制回跳现象，最终提高了器件的抗短路和功率循环能力。

Description

半导体器件的集电极结构及TI-IGBT

技术领域

本发明涉及半导体技术领域，更具体地说，涉及一种半导体器件的集电极结构及TI-IGBT。

背景技术

TI-IGBT（Triple Mode Integrate-Insulated Gate Bipolar Transistor，三模式集成绝缘栅型双极晶体管）是一种将传统的VDMOS（Vertical Double DiffusedMetal Oxide Semiconductor Field Effect Transistor，垂直双扩散金属氧化物半导体场效应晶体管）、IGBT（Insulated Gate Bipolar Transistor，绝缘栅型双极晶体管）和FRD（Fast Recovery Diode，快恢复二极管）三种器件的结构和功能集成为一体的半导体器件。

以N沟道TI-IGBT为例，TI-IGBT的结构如图1所示，包括：相对的MOS（Metal Oxide Semiconductor，金属氧化物半导体）结构11与集电极结构13，及位于MOS结构11与集电极结构13之间的N^-（N型轻掺杂）漂移区12。其中，MOS结构11包括：位于漂移区12表面内的P^-（P型轻掺杂）阱区111和P⁺（P型重掺杂）深阱区112；位于阱区111表面内的N⁺（Ｎ型重掺杂）发射区113；位于阱区111和发射区113上的栅氧化层114；位于栅氧化层114上的栅极G；位于深阱区112和部分发射区113上的发射极E。集电极结构13包括：位于漂移区12背离MOS结构11的一侧的N⁺缓冲层131；位于缓冲层131上的P⁺集电区132和N⁺短路区133；覆盖在集电区132和短路区133上的集电极C。

从上述结构可知，TI-IGBT的MOS结构11与传统的VDMOS、IGBT等器件的MOS结构相似，集电极结构13则综合了VDMOS和IGBT集电极结构的特点，既有N型区域，又有P型区域，因此，TI-IGBT具有VDMOS和IGBT各自的优点，既有较快的关断速度，又有较低的导通压降。并且，TI-IGBT可以双向导通电流，可以在很多的应用场合中不必反向并联FRD，即TI-IGBT集成有FRD的功能。

TI-IGBT虽然相对于传统的半导体器件具有性能和成本上的诸多优势，但是也存在一些缺点，最主要的就是回跳现象。回跳现象是指在TI-IGBT导通初期，电流密度很小，集电极与发射极之间的电压V_CE很大，但当V_CE大于一个特定值V_P时，V_CE会陡降，电流密度则陡增。当多个TI-IGBT芯片并联工作时，回跳现象会导致这些芯片无法均流，电流会集中在首先发生回跳的芯片上，从而会将芯片逐个烧毁。因此，TI-IGBT在设计时要极力避免回跳现象，否则器件无法正常工作。

传统TI-IGBT通过增加集电区132的宽度来消除回跳现象。但是，这种方法会导致器件工作时内部电流分布均匀性较差，从而导致器件的抗短路能力和功率循环能力较差。

发明内容

本发明提供了一种半导体器件的集电极结构及TI-IGBT，以在不影响半导体器件的抗短路能力和功率循环能力的基础上，减轻器件的回跳现象。

为实现上述目的，本发明提供了如下技术方案：

一种半导体器件的集电极结构，所述集电极结构形成于所述半导体器件的漂移区的一侧，包括：与所述漂移区的掺杂类型相反的集电区；与所述漂移区的掺杂类型相同的短路区，所述短路区与集电区相互隔离；形成于所述集电区与所述短路区背离所述漂移区一侧的集电极；覆盖所述集电区与短路区之间的集电极的绝缘体，所述绝缘体背离所述漂移区一侧的表面与所述集电区和短路区之间的集电极相接触，所述绝缘体朝向所述漂移区一侧的表面与所述漂移区相接触，且所述绝缘体与所述集电区和短路区均相接触；与所述漂移区的掺杂类型相反的浮空区，所述浮空区的结深大于所述短路区的结深，所述浮空区覆盖所述短路区靠近所述集电区一端的表面，不覆盖所述短路区远离所述集电区一端的表面，且所述浮空区与所述绝缘体和漂移区均相接触。

优选的，所述绝缘体位于所述集电区和短路区背离所述漂移区的一侧；所述浮空区包括：位于所述集电区与短路区之间的部分和位于所述短路区朝向所述漂移区一侧的部分。

优选的，所述绝缘体填充于所述集电区和短路区之间的间隔区域，且所述绝缘体的厚度大于或等于所述集电区和短路区的厚度；所述浮空区位于所述短路区朝向所述漂移区的一侧。

优选的，所述半导体器件的集电极结构还包括：形成于所述漂移区表面内的缓冲层，所述缓冲层的掺杂类型与所述漂移区的掺杂类型相同。

优选的，所述缓冲层覆盖所述集电区朝向所述漂移区一侧的表面。

优选的，当所述绝缘体填充于所述集电区和短路区之间的间隔区域时，所述绝缘体的厚度大于或等于所述集电区与所述缓冲层的厚度之和。

优选的，所述缓冲层包括：第一缓冲层和第二缓冲层，所述第一缓冲层覆盖所述集电区朝向所述漂移区一侧的表面，所述第二缓冲层覆盖所述短路区朝向所述漂移区一侧的表面，且所述第一缓冲层与第二缓冲层相互隔离。

优选的，当所述绝缘体填充于所述集电区和短路区之间的间隔区域时，所述绝缘体的厚度大于或等于所述集电区与第一缓冲层的厚度之和，且大于或等于所述短路区与第二缓冲层的厚度之和，所述第二缓冲层的结深小于所述浮空区的结深。

优选的，所述绝缘体的材料为SiO₂、Si₃N₄或SiON。

本发明还提供了一种TI-IGBT，包括以上任一项所述的半导体器件的集电极结构。

优选的，所述TI-IGBT包括：位于所述漂移区背离所述集电极结构一侧的MOS结构。

优选的，所述TI-IGBT为N沟道TI-IGBT或P沟道TI-IGBT。

与现有技术相比，本发明所提供的技术方案至少具有以下优点：

本发明所提供的半导体器件的背面结构及TI-IGBT中，背面结构包括：集电区、短路区、集电极、绝缘体和浮空区，通过将集电区与短路区相互隔离，将绝缘体设置于二者相互隔离的区域处，使绝缘体隔绝集电极与集电区和短路区之间的半导体，并将与漂移区掺杂类型相反的浮空区设置在短路区靠近集电区一端的上方，使浮空区在短路区远离集电区的一端的上方断开，以为电子电流汇集于短路区留下通路，从而使得从集电区上方传输至短路区的电子电流的传导路径为集电极上方→浮空区上方，最终汇集于短路区，电子电流在传导过程中所经过的区域绝大部分为轻掺杂的漂移区。由于漂移区的电阻较大，因此保证了本发明所提供的集电极结构从集电区上方传输至短路区的电子电流具有较大的传导电阻，有效抑制了回跳现象的产生。且本发明所提供的TI-IGBT，其集电极结构中相互隔离的集电区与短路区及绝缘体和浮空区的设置决定了集电极结构的尺寸能够得到大幅缩减，使集电极结构与MOS结构的尺寸差距大大减小，从而提高了使器件工作过程中电流分布的均匀性，实现了在不影响器件的抗短路能力和功率循环能力的基础上消除器件回跳现象的目的。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中TI-IGBT单个元胞的结构图；

图2为半导体器件产生回跳现象的原理图；

图3为半导体器件产生回跳现象的I-V曲线图；

图4为现有技术中TI-IGBT多个元胞的结构图；

图5为本发明实施例一所提供的半导体器件的背面结构及TI-IGBT的结构图；

图6为本发明实施例二所提供的半导体器件的背面结构及TI-IGBT的结构图；

图7为本发明实施例三所提供的半导体器件的背面结构及TI-IGBT的结构图；

图8为本发明实施例四所提供的半导体器件的背面结构及TI-IGBT的结构图；

图9为本发明实施例五所提供的半导体器件的背面结构及TI-IGBT的结构图；

图10为本发明实施例六所提供的半导体器件的背面结构及TI-IGBT的结构图。

具体实施方式

正如背景技术所述，现有技术中通过增加集电区132的宽度来减轻回跳现象，导致器件工作时电流分布均匀性很差，最终导致器件的抗短路能力和功率循环能力较差。

现有技术中之所以通过增加集电区132的宽度来减轻回跳现象，是由于回跳现象的产生原理。如图2所示，在器件导通初期，器件是单极导通的，其工作在VDMOS模式。电子e从沟道注入N^-漂移区12，几乎垂直流向集电极，当流入到N⁺缓冲层131附近后，电子汇集到N⁺短路区133后流出器件。在集电区132上方，电子是横向传输到短路区133的，这样引起从集电区132边缘到集电区132中央电势逐渐下降，该电势与集电区132的电势决定了集电结是否开启。起初电子电流密度很小，如图2中的（A）所示，所产生的压降不足以使集电结开启，集电结两侧电势处处小于其内建电势（即V_mg<V_mf<V_me<V_md<V_mc<V_mb<V_ma<0.7V），此时没有空穴注入，也即没有发生电导调制，故导通压降很大。随着集电极与发射极之间的电压V_CE增加，电子电流密度增加，集电结正向偏压增加，如图3中的（B）所示，直至集电结部分导通（如：V_mg<V_mf<V_me<V_md<0.7V<V_mc<V_mb<Vma），部分集电区132开始向漂移区12注入空穴，电导调制开始，导通压降大幅下降，此时器件进入IGBT模式，这就是回跳现象的产生过程。

器件产生回跳现象的I-V特性曲线如图3所示，图中横轴表示集电极与发射极之间的电压V_CE，纵轴表示电子电流I_CE。可见，在器件导通初期，电子电流密度很小，V_CE很大，当V_CE大于V_P时，V_CE会陡降，电流密度则陡增，I-V特性曲线上出现了一大段负阻区，产生回跳。

从上述回跳现象的产生原理来看，增大集电区132上方的横向电阻（即R_{回 跳}）可以减小回跳产生所需的触发电压或电流密度。现有技术通过增加集电区132的宽度的方式增大R_回跳，实现减轻回跳的目的。发明人研究发现，增加集电区132的宽度，使得器件集电极结构13（元胞）尺寸非常大。如果要完全避免回跳现象的产生，集电区132的宽度需要上百微米，而MOS结构11（元胞）的尺寸通常只有几微米，这样会使MOS元胞的尺寸与集电极元胞的尺寸相差近两个量级，如图4所示，造成器件在工作时各MOS元胞电流不同。当TI-IGBT工作于IGBT模式时，集电区132上方的MOS元胞的电流密度大于短路区133上方的MOS元胞的电流密度；而当TI-IGBT工作于VDMOS模式时，集电区132上方的MOS元胞的电流密度小于短路区133上方的MOS元胞的电流密度。这种电流分布的不均匀性一方面会导致器件的抗短路能力较差，另一方面会导致芯片温度场的不均匀，影响器件的功率循环能力。

基于此，本发明提供了一种半导体器件的集电极结构，所述集电极结构形成于所述半导体器件的漂移区的一侧，包括：与所述漂移区的掺杂类型相反的集电区；与所述漂移区的掺杂类型相同的短路区，所述短路区与集电区相互隔离；形成于所述集电区与所述短路区背离所述漂移区一侧的集电极；覆盖所述集电区与短路区之间的集电极的绝缘体，所述绝缘体背离所述漂移区一侧的表面与所述集电区和短路区之间的集电极相接触，所述绝缘体朝向所述漂移区一侧的表面与所述漂移区相接触，且所述绝缘体与所述集电区和短路区均相接触；与所述漂移区的掺杂类型相反的浮空区，所述浮空区的结深大于所述短路区的结深，所述浮空区覆盖所述短路区靠近所述集电区一端的表面，不覆盖所述短路区远离所述集电区一端的表面，且所述浮空区与所述绝缘体和漂移区均相接触。

本发明所提供的集电极结构，通过将集电区与短路区相互隔离，并将绝缘体设置于二者相互隔离的区域处，以隔绝集电极与集电区和短路区之间的半导体，并将与漂移区掺杂类型相反的浮空区设置在短路区靠近集电区一端的上方，使浮空区在短路区远离集电区的一端的上方断开，以为电子电流汇集于短路区留下通路，使得从集电区上方传输至短路区的电子电流的传导路径为集电极上方→浮空区上方，最终汇集于短路区，从而使电子电流在传导过程中所经过的区域绝大部分为电阻率很大的漂移区，有效抑制了回跳现象的产生。且本发明所提供的集电极结构应用于半导体器件中，其相互隔离的集电区与短路区及绝缘体和浮空区的设置决定了无需增大自身宽度就能保证较大的R_回跳，使集电极结构与MOS结构的尺寸差距缩小，保证了器件工作过程中电流分布较高的均匀性，从而实现了在不影响器件的抗短路能力和功率循环能力的基础上避免回跳现象的目的。

以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

实施例一

基于本发明的核心思想，本实施例提供了一种半导体器件的集电极结构，该集电极结构的绝缘体设置于集电区和短路区背离漂移区的一侧，浮空区包括位于集电区与短路区之间的部分和位于短路区朝向漂移区一侧的部分。

具体的，本实施例所提供的集电极结构如图5所示，包括：

形成于漂移区52表面内的缓冲层，所述缓冲层的掺杂类型与漂移区52的掺杂类型相同，缓冲层包括：第一缓冲层531和第二缓冲层532，所述第一缓冲层531与第二缓冲层532相互隔离；

形成于第一缓冲层531表面内的集电区533，集电区533朝向漂移区52一侧的表面被第一缓冲层531覆盖，集电区533的掺杂类型与漂移区52的掺杂类型相反；

形成于第二缓冲层532表面内的短路区534，短路区534朝向漂移区52一侧的表面被第二缓冲层532覆盖，短路区534的掺杂类型与漂移区52的掺杂类型相同，短路区534与集电区533相互隔离；

覆盖集电区533与短路区534之间的集电极的绝缘体535，所述绝缘体535背离漂移区52一侧的表面与集电区533和短路区534之间的集电极的表面相接触，所述绝缘体535朝向漂移区52一侧的表面与漂移区52的表面相接触，且所述绝缘体535与集电区533和短路区534均相接触；

形成于漂移区52表面内的浮空区537，所述浮空区537的掺杂类型与漂移区52的掺杂类型相反，结深大于第二缓冲层532的结深，浮空区537包括：位于集电区533与短路区534之间的部分和位于短路区534朝向漂移区52一侧的部分，浮空区537覆盖短路区534靠近集电区533一端的表面，不覆盖短路区534远离集电区533一端的表面，浮空区537与绝缘体535和漂移区52均相接触。

覆盖在集电区533、短路区534和绝缘体535背离漂移区52一侧的表面上的集电极536。

其中，绝缘体535的材料为绝缘材料，优选为SiO₂、Si₃N₄或SiON等。

需要说明的是，本实施例中在集电区533与短路区534之间设置绝缘体的作用一方面是避免电子沿第一缓冲层531传导至集电极536，在集电极536位于集电区531与短路区532之间相互隔离的区域的表面流动，使电子在绝缘体535上方的漂移区52中流动；另一方面是由于缓冲层的存在，器件的漂移区52的厚度一般会设置的较薄，绝缘体535的设置可有效避免器件在集电区533与短路区534之间的隔离区域处被击穿。在短路区534的上方设置与漂移区52掺杂类型相反的浮空区的目的一方面是阻挡电子从第二缓冲层532中传输至短路区534，使电子避开浮空区537，从浮空区上方的漂移区52中流动，以增大电子传导路径上的电阻；另一方面由于浮空区仅在短路区534远离集电区533的一端上未覆盖，因此电子只能在流经整个浮空区537后，从远离集电区533的浮空区537的断开处注入短路区532，从而使电子的流行路径延长，以增大电子传导路径上的电阻。

本实施例中，在器件导通初期，器件工作于VDMOS模式下，电子从沟道注入漂移区52，几乎垂直流向集电极536，集电区533上方向下流动的电子遇到第一缓冲层531缓冲层后会沿着第一缓冲层531向短路区534流动。由于集电区533上方的第一缓冲层531与短路区534上方的第二缓冲层532不连续，且由于浮空区537对电子的阻挡，电子不得不从集电区533上方的第一缓冲层531流到漂移区52并绕过浮空区537，最后从短路区上方的浮空区537缺口处流入集电极。可见，集电区533上方的电子电流先后流经R₁和R₂两个电阻，R₁为包裹集电区533的第一缓冲层分布电阻，R₂为电子在漂移区52所经过的分布电阻，由于漂移区52的电阻率较大，且电子从短路区534远离集电区533的一端注入，流经路径较长，因此R₂的阻值很大，又由于R_回跳=R₁+R₂，因此R_回跳很大，这使得集电区533的宽度减小到几十微米都没有回跳现象出现，即实现了在不增加集电区533尺寸的基础上抑制回跳现象。

发明人经过大量实验发现，采用本实施例所提供的结构，集电极元胞能够从原来的几百微米减小为几十微米，使集电极元胞与MOS元胞的尺寸差距缩小了1～2个量级。由于集电区533的宽度相对于现有技术大大减小，因此本实施例中的集电极元胞的尺寸与MOS元胞的尺寸的差距得到极大缩小，从而提高了器件MOS结构的电流均匀性。当器件工作时，不同区域产热量不同，但由于产热多的区域与产热少的区域距离很小，热量可以在器件开关周期之内传导过去，从而在器件的工作周期内，各部分的温度差非常小，从而大大提高了器件的抗短路能力和功率循环能力，实现了在不影响器件的抗短路能力与功率循环能力的基础上减轻回跳现象的目的。

本实施例中，对绝缘体535的宽度并不具体限定，其可以与集电区533和短路区534均有交叠，或者其宽度可正好等于集电区533与短路区534之间的间隔区域的宽度；绝缘体535的厚度可根据实际情况设定。

另外，所设置的浮空区537的厚度根据实际情况进行相应设计，在工艺允许和所要实现的功能不受明显影响的前提下，浮空区537的厚度优选的越薄越好；浮空区537所覆盖的短路区534上方的面积（即在短路区534远离集电区533的一端上方所预留的电子电流通道）可根据实际需要设定，本实施例并不对此限定。

与上述半导体器件的集电极结构相对应，本实施例还提供了一种包括该集电极结构的TI-IGBT，所述TI-IGBT的结构如图5所示，除包括集电极结构53外，还包括：位于漂移区52背离集电极结构53一侧的MOS结构51。

需要说明的是，本实施例所提供的TI-IGBT可为N沟道TI-IGBT或P沟道TI-IGBT。

另外，本实施例所提供的集电极结构除适用于TI-IGBT外，还可应用于FRD、GTO（Gate Turn-Off Thyristor，门极可关断晶闸管）、IEGT（InjectionEnhanced Gate Transistor，电子注入增强门极晶体管）、IGCT（IntegratedGate-Commutated Thyristor，集成门极换流晶闸管）、MTO（MOS ControlledGate Turn-Off Thyristor，MOS控制型可关断晶闸管）、IGDT（Integrated GateDual Transistor，集成门极双晶体管）等半导体器件。

实施例二

基于上述实施例一，本实施例提供了一种集电极结构，该集电极结构的短路区未被缓冲层包裹，其上方直接覆盖浮空区。

具体的，本实施例所提供的集电极结构如图6所示，包括：

形成于漂移区62表面内的缓冲层631，所述缓冲层631的掺杂类型与漂移区62的掺杂类型相同；

形成于缓冲层631表面内的集电区632，集电区632朝向漂移区62一侧的表面被缓冲层631覆盖，集电区632的掺杂类型与漂移区62的掺杂类型相反；

形成于漂移区62表面内的短路区633，短路区633的掺杂类型与漂移区62的掺杂类型相同，短路区633与集电区632相互隔离，且短路区633与缓冲层631相互隔离；

覆盖集电区632与短路区633之间的集电极的绝缘体634，所述绝缘体634背离漂移区62一侧的表面与集电区632和短路区633之间的集电极的表面相接触，所述绝缘体634朝向漂移区62一侧的表面与漂移区62的表面相接触，且所述绝缘体634与集电区632和短路区633均相接触；

形成于漂移区62表面内的浮空区636，所述浮空区636的掺杂类型与漂移区62的掺杂类型相反，结深大于短路区633的结深，浮空区636包括：位于集电区632与短路区633之间的部分和位于短路区633朝向漂移区62一侧的部分，浮空区636覆盖短路区633靠近集电区632一端的表面，不覆盖短路区633远离集电区632一端的表面，浮空区636与绝缘体634和漂移区62均相接触；

覆盖在集电区632、短路区633和绝缘体634背离漂移区62一侧的表面上的集电极635。

本实施例所提供的集电极结构，其短路区633未被缓冲层包裹，电子流经整个浮空区636后，直接从浮空区636的断开处注入短路区633，无需进入电阻率很小的缓冲层，这使得器件导通初期工作于VDMOS模式时，集电区632上方的电子电流汇集于短路区633的路径上的传导电阻R_回跳=R₁+R₂中，R₂的电阻进一步增大，从而进一步增大了R_回跳，使器件集电极结构的尺寸可进一步缩小并能够完全抑制回跳现象，这也就进一步改善了器件的抗短路能力和功率循环能力。

与上述集电极结构相对应的，本实施例还提供了一种TI-IGBT，该TI-IGBT包括本实施例所提供的集电极结构。另外，本实施所提供的TI-IGBT还包括：MOS结构61。

实施例三

基于上述实施例一，本实施例提供了一种集电极结构，该集电极结构的集电区与短路区均未被缓冲层包裹。

具体的，本实施例所提供的集电极结构如图7所示，包括：

形成于漂移区72表面内的集电区731，集电区731的掺杂类型与漂移区72的掺杂类型相反；

形成于漂移区72表面内的短路区732，短路区732的掺杂类型与漂移区72的掺杂类型相同，短路区732与集电区731相互隔离；

覆盖集电区731与短路区732之间的集电极的绝缘体733，所述绝缘体733背离漂移区72一侧的表面与集电区731和短路区732之间的集电极的表面相接触，所述绝缘体733朝向漂移区72一侧的表面与漂移区72的表面相接触，且所述绝缘体733与集电区731和短路区732均相接触；

形成于漂移区72表面内的浮空区735，所述浮空区735的掺杂类型与漂移区72的掺杂类型相反，结深大于短路区732的结深，浮空区735包括：位于集电区731与短路区732之间的部分和位于短路区732朝向漂移区72一侧的部分，浮空区735覆盖短路区732靠近集电区731一端的表面，不覆盖短路区732远离集电区731一端的表面，浮空区735与绝缘体733和漂移区72均相接触；

覆盖在集电区731、短路区732和绝缘体733背离漂移区72一侧的表面上的集电极734。

本实施例所提供的集电极结构，其集电区731和短路区732均未被缓冲层包裹，这使得器件导通初期工作于VDMOS模式时，集电区632上方的电子电流汇集于短路区633的路径上的传导电阻R_回跳=R₁+R₂中，R₁和R₂的电阻均为漂移区72的分布电阻，R₁和R₂的电阻进一步增大，从而进一步增大了R_回跳，使器件的集电极结构的尺寸可进一步缩小并能够完全抑制回跳现象，这也就进一步改善了器件的抗短路能力和功率循环能力。

与上述集电极结构相对应的，本实施例还提供了一种TI-IGBT，该TI-IGBT包括本实施例所提供的集电极结构。另外，本实施所提供的TI-IGBT还包括：MOS结构71。

实施例四

基于本发明的核心思想，本实施例提供了一种半导体器件的集电极结构，该集电极结构的绝缘体填充于集电区和短路区之间的间隔区域，浮空区位于短路区朝向漂移区的一侧。

具体的，本实施例所提供的集电极结构如图8所示，包括：

形成于漂移区82表面内的缓冲层，所述缓冲层的掺杂类型与漂移区82的掺杂类型相同，缓冲层包括：第一缓冲层831和第二缓冲层832，所述第一缓冲层831与第二缓冲层832相互隔离；

形成于第一缓冲层831表面内的集电区833，集电区833朝向漂移区82一侧的表面被第一缓冲层831覆盖，集电区833的掺杂类型与漂移区82的掺杂类型相反；

形成于第二缓冲层832表面内的短路区834，短路区834朝向漂移区82一侧的表面被第二缓冲层832覆盖，短路区834的掺杂类型与漂移区82的掺杂类型相同，短路区834与集电区833相互隔离；

填充于集电区833与短路区834之间的间隔区域的绝缘体835，该绝缘体835覆盖集电区833和短路区834之间的集电极的表面，所述绝缘体835背离漂移区82一侧的表面与集电区833和短路区834之间的集电极的表面相接触，所述绝缘体835朝向漂移区82一侧的表面与漂移区82的表面相接触，所述绝缘体835与集电区833和短路区834均相接触，其特征在于，所述绝缘体填充于所述集电区和短路区之间的间隔区域，所述绝缘体835的厚度大于或等于集电区833与第一缓冲层831的厚度之和，且大于或等于短路区834与第二缓冲层832的厚度之和；

形成于漂移区82表面内的浮空区837，所述浮空区837的掺杂类型与漂移区82的掺杂类型相反，结深大于第二缓冲层832的结深，浮空区837位于位于短路区834朝向漂移区82的一侧，浮空区837覆盖短路区834靠近集电区533一端的表面，不覆盖短路区834远离集电区833一端的表面，浮空区837与绝缘体835和漂移区82均相接触；

覆盖在集电区833、短路区834和绝缘体835背离漂移区82一侧的表面上的集电极836。

本实施例所提供的集电极结构的集电区833和短路区834之间通过沟槽隔离，沟槽的深度大于或等于第一缓冲层831和第二缓冲层832的结深，沟槽内填充有绝缘体材料，形成绝缘体835。绝缘体835将集电区833和第一缓冲层831与短路区834和第二缓冲层832完全隔离，并将集电区833与短路区834之间的半导体与集电极836完全隔绝，浮空区837遮盖第二缓冲层832靠近第一缓冲层831一端的表面。

器件在VDMOS模式时，集电区833上方的电子流到第一缓冲层831时，沿第一缓冲层831向短路区834流动。当电子流至沟槽及浮空区837后，电子从第一缓冲层831缓冲层进入漂移区82，并绕过浮空区837从第二缓冲层832远离第一缓冲层831一端的上方未覆盖浮空区837处注入短路区834。也就是说，电子电流需要先后流经R₁和R₂两个电阻才能达到短路区834，其中R₁为第一缓冲层831的分布电阻，R₂为电子经过漂移区82的分布电阻。由于漂移区82的电阻率较大，且电子从短路区834远离集电区833的一端注入，流经路径较长，因此R₂的阻值很大，又由于R_回跳=R₁+R₂，因此R_回跳很大，这使得集电区533的宽度减小到几十微米都没有回跳现象出现，即实现了在不增加集电区533尺寸的基础上抑制回跳现象的目的，也即实现了在不影响器件的抗短路能力与功率循环能力的基础上避免回跳现象的目的。

与上述半导体器件的集电极结构相对应，本实施例还提供了一种包括该集电极结构的TI-IGBT，所述TI-IGBT的结构如图8所示，除包括集电极结构83外，还包括：位于漂移区82背离集电极结构83一侧的MOS结构81。

实施例五

基于上述实施例四，本实施例提供了一种集电极结构，该集电极结构的短路区上方不存在缓冲层，浮空区直接覆盖在短路区的上方。

具体的，本实施例所提供的集电极结构如图9所示，包括：

形成于漂移区92表面内的缓冲层931，所述缓冲层931的掺杂类型与漂移区92的掺杂类型相同；

形成于缓冲层931表面内的集电区932，集电区932朝向漂移区92一侧的表面被缓冲层931覆盖，集电区932的掺杂类型与漂移区92的掺杂类型相反；

形成于漂移区92表面内的短路区933，短路区933的掺杂类型与漂移区92的掺杂类型相同，短路区933与集电区932和缓冲层931通过沟槽相互隔离；

填充于所述沟槽内的绝缘体934，绝缘体934覆盖集电区932与短路区933之间的集电极，所述绝缘体934背离漂移区92一侧的表面与集电区932和短路区933之间的集电极的表面相接触，所述绝缘体934朝向漂移区92一侧的表面与漂移区92的表面相接触，所述绝缘体934与集电区932和短路区933均相接触，且绝缘体934的厚度大于或等于集电区932与缓冲层931的厚度之和；

形成于漂移区92表面内的浮空区936，所述浮空区936的掺杂类型与漂移区92的掺杂类型相反，结深大于短路区933的结深，浮空区936位于短路区933朝向漂移区92一侧的部分，浮空区936覆盖短路区933靠近集电区932一端的表面，不覆盖短路区933远离集电区932一端的表面，浮空区936与绝缘体934和漂移区92均相接触；

覆盖在集电区932、短路区933和绝缘体934背离漂移区92一侧的表面上的集电极935。

本实施例所提供的集电极结构，其短路区933上不存在缓冲层，电子流经整个浮空区936后，直接从浮空区936的断开处注入短路区933，无需进入电阻率很小的缓冲层，这使得集电区932上方的电子电流汇集于短路区933的路径上的传导电阻R_回跳=R₁+R₂中，R₂的电阻进一步增大，从而进一步增大了R_回跳，使器件的集电极结构的尺寸可进一步缩小并能够完全抑制回跳现象，这也就进一步改善了器件的抗短路能力和功率循环能力。

与上述集电极结构相对应的，本实施例还提供了一种TI-IGBT，该TI-IGBT包括本实施例所提供的集电极结构。另外，本实施所提供的TI-IGBT还包括：MOS结构91。

实施例六

基于上述实施例四，本实施例提供了一种集电极结构，该集电极结构的集电区与短路区均上方均不存在缓冲层。

具体的，本实施例所提供的集电极结构如图10所示，包括：

形成于漂移区102表面内的集电区1031，集电区1031的掺杂类型与漂移区102的掺杂类型相反；

形成于漂移区102表面内的短路区1032，短路区1032的掺杂类型与漂移区102的掺杂类型相同，短路区1032与集电区1031通过沟槽相互隔离；

填充于所述沟槽内的绝缘体1033，绝缘体1033覆盖集电区1031与短路区1032之间的集电极，所述绝缘体1033背离漂移区102一侧的表面与集电区1031和短路区1032之间的集电极的表面相接触，所述绝缘体1033朝向漂移区102一侧的表面与漂移区102的表面相接触，所述绝缘体1033与集电区1031和短路区1032均相接触，且绝缘体1033的厚度大于或等于集电区1031和短路区1032厚度；

形成于漂移区102表面内的浮空区1035，所述浮空区1035的掺杂类型与漂移区102的掺杂类型相反，结深大于短路区1032的结深，浮空区1035位于短路区1032朝向漂移区102一侧的部分，浮空区1035覆盖短路区1032靠近集电区1031一端的表面，不覆盖短路区1032远离集电区1031一端的表面，浮空区1035与绝缘体1033和漂移区102均相接触；

覆盖在集电区1031、短路区1032和绝缘体1033背离漂移区102一侧的表面上的集电极1034。

本实施例所提供的集电极结构，其集电区1031和短路区1032上方均不存在缓冲层，这使得集电区1032上方的电子电流汇集于短路区1033的路径上的传导电阻R_回跳=R₁+R₂中，R₁和R₂的电阻进一步增大，从而进一步增大了R_回跳，使器件的集电极结构的尺寸可进一步缩小并能够完全抑制回跳现象，这也就进一步改善了器件的抗短路能力和功率循环能力。

与上述集电极结构相对应的，本实施例还提供了一种TI-IGBT，该TI-IGBT包括本实施例所提供的集电极结构。另外，本实施所提供的TI-IGBT还包括：MOS结构101。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (12)

1.一种半导体器件的集电极结构，所述集电极结构形成于所述半导体器件的漂移区的一侧，其特征在于，所述集电极结构包括：

与所述漂移区的掺杂类型相反的集电区；

与所述漂移区的掺杂类型相同的短路区，所述短路区与集电区相互隔离；

形成于所述集电区与所述短路区背离所述漂移区一侧的集电极；

覆盖所述集电区与短路区之间的集电极的绝缘体，所述绝缘体背离所述漂移区一侧的表面与所述集电区和短路区之间的集电极相接触，所述绝缘体朝向所述漂移区一侧的表面与所述漂移区相接触，且所述绝缘体与所述集电区和短路区均相接触；

与所述漂移区的掺杂类型相反的浮空区，所述浮空区的结深大于所述短路区的结深，所述浮空区覆盖所述短路区靠近所述集电区一端的表面，不覆盖所述短路区远离所述集电区一端的表面，且所述浮空区与所述绝缘体和漂移区均相接触。

2.根据权利要求1所述的半导体器件的集电极结构，其特征在于，所述绝缘体位于所述集电区和短路区背离所述漂移区的一侧；

所述浮空区包括：位于所述集电区与短路区之间的部分和位于所述短路区朝向所述漂移区一侧的部分。

3.根据权利要求1所述的半导体器件的集电极结构，其特征在于，所述绝缘体填充于所述集电区和短路区之间的间隔区域，且所述绝缘体的厚度大于或等于所述集电区和短路区的厚度；

所述浮空区位于所述短路区朝向所述漂移区的一侧。

4.根据权利要求1～3任一项所述的半导体器件的集电极结构，其特征在于，还包括：形成于所述漂移区表面内的缓冲层，所述缓冲层的掺杂类型与所述漂移区的掺杂类型相同。

5.根据权利要求4所述的半导体器件的集电极结构，其特征在于，所述缓冲层覆盖所述集电区朝向所述漂移区一侧的表面。

6.根据权利要求5所述的半导体器件的集电极结构，其特征在于，当所述绝缘体填充于所述集电区和短路区之间的间隔区域时，所述绝缘体的厚度大于或等于所述集电区与所述缓冲层的厚度之和。

7.根据权利要求4所述的半导体器件的集电极结构，其特征在于，所述缓冲层包括：第一缓冲层和第二缓冲层，所述第一缓冲层覆盖所述集电区朝向所述漂移区一侧的表面，所述第二缓冲层覆盖所述短路区朝向所述漂移区一侧的表面，且所述第一缓冲层与第二缓冲层相互隔离。

8.根据权利要求7所述的半导体器件的集电极结构，其特征在于，当所述绝缘体填充于所述集电区和短路区之间的间隔区域时，所述绝缘体的厚度大于或等于所述集电区与第一缓冲层的厚度之和，且大于或等于所述短路区与第二缓冲层的厚度之和，所述第二缓冲层的结深小于所述浮空区的结深。

9.根据权利要求1所述的半导体器件的集电极结构，其特征在于，所述绝缘体的材料为SiO₂、Si₃N₄或SiON。

10.一种TI-IGBT，其特征在于，包括权利要求1～9任一项所述的半导体器件的集电极结构。

11.根据权利要求10所述的TI-IGBT，其特征在于，所述TI-IGBT包括：位于所述漂移区背离所述集电极结构一侧的MOS结构。

12.根据权利要求10所述的TI-IGBT，其特征在于，所述TI-IGBT为N沟道TI-IGBT或P沟道TI-IGBT。