CN104967449B - 装置、用于获得校准数据和生成本地振荡器信号的方法 - Google Patents

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Abstract

电路、集成电路、发射器、接收器、收发器、用于获得校准数据的方法和用于生成本地振荡器信号的方法。根据示例的电路包括数字‑时间转换器和信号处理电路，该信号处理电路耦合到数字‑时间转换器并被配置成生成从提供给信号处理电路的信号导出的经过处理的信号，该经过处理的信号包括相对于提供给信号处理电路的信号的预定的相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号。测量电路被配置为测量输出信号和参考信号之间的延迟，其中数字‑时间转换器的输出被耦合到存储器，该存储器被配置为基于测量的延迟存储数字‑时间转换器的校准数据。

Description

装置、用于获得校准数据和生成本地振荡器信号的方法
技术领域
本公开涉及校准数字-时间转换器(DTC)，并且特别地 涉及集成电路、发射器、接收器、收发器、用于获得校准数据的方法、用于生成输出信号的方法、用于获得校准数据的装置、用于生成本地振荡器信号的装置、以及相应的基于软件的实施。
背景技术
在许多发射器、接收器或收发器的应用中，本地振荡器(LO)信号被例如用于上混合或下混合将被发送的信号。数字-时间转换器(DTC)可以例如被用于生成这些调制或未调制的本地振荡器信号。数字-时间转换器可被用作延迟电路来控制例如相应的振荡信号的相位。取决于应用，例如取决于所使用的调制机制，数字-时间转换器的关于线性度的要求可能是至关重要的。由于数字-时间转换器直接作用于相敏信号，对DTC输出信号进行滤波可能不是可行的步骤，这甚至可进一步增加对线性化数字-时间转换器的需求。
降低对这种电路的线性度要求的一种方式是预失真的概念，其可被施加到数字-时间转换器的控制信号输入。在这种情况下，测量的非线性的值可以被用于抵消数字-时间转换器的非线性。然而，这可能需要数字-时间转换器的精确校准达到非常高的程度。
另外，在其他技术领域中，数字-时间转换器可例如用作延迟电路，而且可用于其他目的。例如，数字-时间转换器可在测量应用、同步应用程序和其他应用中使用，仅举几例。而且，在这些应用中，数字-时间转换器的线性度可直接影响该应用。
而且，在这些领域中，类似于前面提到的预失真技术的技术可被用于至少部分地抵消数字-时间转换器。还针对这些应用，用于数字-时间转换器的校准数据对增加实现的结果的准确度可能是有用的。
发明内容
因此，存在提供一种用于获得数字-时间转换器的校准数据的易于应用的结构的需求。
这一需求可通过根据任一独立权利要求的一种电路、集成电路、发射器、接收器、收发器、用于获得校准数据的方法、用于生成本地振荡器信号的方法、用于获得校准数据的装置、用于生成本地振荡器信号的装置以及一种计算机程序来满足。
附图说明
装置和/或方法的一些实施例将在下面仅以示例的方式并参照附图进行描述。
图1示出根据示例的电路的简化框图；
图2示出根据又一示例的电路的简化框图；
图3示出用于数字-时间转换器的校准的一种更常规的方法的框图；
图4示出了两个图，说明了图3中所示的常规校准设立的数字-时间转换器及时间-数字转换器的非线性；
图5示出根据示例的电路的简化框图；
图6示出了包括参考信号、PLL输出信号和DTC输出信号的时序图；
图7示出根据示例的电路的进一步实施的简化框图；
图8示出根据示例的集成电路的示意图；
图9示出根据示例的发射器、接收器或收发器的示意性框图；
图10示出根据示例的用于获得校准数据的方法的流程图；以及
图11示出根据示例的用于生成输出信号的方法的流程图。
具体实施方式
各种示例现在将参照附图更加充分地描述，其中示出一些示例。在图中，为了清楚起见，线、层和/或区域的宽度可被放大。
因此，虽然示例能够是各种修改和替代形式，但是附图中的说明性示例将在本文中详细描述。然而，应当理解，没有任何意图将示例限制到公开的特定形式，而是相反，示例将覆盖落在本公开范围之内的所有修改、等同物和替代物。在附图的整个描述中相同的数字指的是相同或相似的元素。而且，概况的附图标记将被用于表示不止一个结构、元素或对象，或用于同时描述不止一个结构、元素或对象。通过相同、类似或概括的附图标记指示的对象、结构和元素可被相同地实现。然而，一个、一些或所有属性、特征和尺寸也可以逐个元素地变化。
应该理解的是，当元素被称为“连接”或“耦合”到另一元素时，它可以直接连接或耦合到另一元素，或者可存在中间元素。相反，当元素被称为“直接连接”或“直接耦合”到另一元素时，则不存在中间元素。用于描述元素之间的关系的其他词语应以类似的方式解释(例如，“之间”对“直接之间”，“相邻”与“直接相邻”等)。
本文所用的术语仅是为了描述特定示例的目的，并不意图限制示例。如本文所用，单数形式“一”、“一个”和“该”意在也包括复数形式，除非上下文清楚地另外指明。将进一步理解的是，术语“包括”、“包括有”、“包含”和/或“包含有”在此使用时，指定存在所陈述的特征、整体、步骤、操作、元素和/或部件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元素、部件和/或它们的组。
除非另有定义，否则这里使用的所有术语(包括技术和科学术语)具有由该示例所属领域的普通技术人员之一通常理解的相同的含义。将进一步理解，例如那些通常用字典定义的术语应解释为具有与相关领域的上下文中的它们含义一致的含义并且将不用理想化或过于形式的意义来解释，除非在此明确定义。
正如上面所指出的，数字-时间转换器(DTC)可在广泛的技术应用中例如用来生成调制或未调制的本地振荡器(LO)信号。仅举几个例子，这样的本地振荡器信号可以例如被用于接收、传输或交换数据。例如，该数据可以使用无线技术以及接线(wire-bound)技术被传输、接收或交换。其结果是，示例例如来自于接收器、发射器和收发器技术领域。这些设备例如可以工作在射频(RF)领域中。
存在为例如单个锁相环(PLL)电路之中的RF收发器提供一个或多个调制或未调制的本地振荡器信号的一般需求。而且，存在将越来越多的功能、块、模块和其他结构集成在例如集成电路的单个电路中的需求。
在基于PLL的系统中，数字-时间转换器可以例如被用作延迟电路以使PLL电路能够严密地控制所提供的信号的相位。对于这样的应用，该数字-时间转换器的关键要求可能是其线性度。由于数字-时间转换器直接在相位信号处工作，所以对数字-时间转换器输出的滤波可能不可用，这对数字-时间转换器的线性度设置了甚至更高的要求和压力。
为了降低对这种电路的线性度的要求，例如使用测量的非线性值来抵消非线性的影响可以将技术上的预失真施加到数字-时间转换器的输入。然而，取决于想到的应用，这可能需要对数字-时间转换器结果的精确校准，下至亚微微秒的延迟测量。
图1示出根据示例的电路100的简化框图。采用根据示例的电路100可以例如使用窄范围的时间-数字转换器TDC来使能更准确的数字-时间转换器(DTC)校准。正如将在下面更加详细展开的那样，这些校准技术可用在数字-时间转换器的环境中，这继而可以用于极性调制器或实现其他更复杂的调制方案。电路100可以例如被实施在高容量的架构中，该架构例如包括在高容量中制造的在接口处的计算机系统架构。它可以包括信息架构、诸如晶体管的器件、和相关联的制造工艺。
电路100包括数字-时间转换器110和信号处理电路120。信号处理电路120被配置为生成从提供到信号处理电路120的信号导出的经过处理的信号PS。该经过处理的信号PS包括相对于提供到信号处理电路120的信号的预定的相位关系。
在图1中所示的例子中，沿着例如由经处理的信号PS的方向所指示的信号流的方向，信号处理电路120被耦合在数字-时间转换器110之前。电路100被配置为接收参考信号RS，以及基于所接收的参考信号RS生成输出信号OS。因此，在图1中所示的示例中，提供给信号处理电路120的信号对应于参考信号RS。然而，在其他示例中，该数字-时间转换器110和信号处理电路120的顺序可以与如将例如关于图2展开的那样不同。
数字-时间转换器110和信号处理电路120被串联耦合形成串行连接130，其中，参考信号RS被提供给串行连接130的输入，并且可从串行连接130的输出获得输出信号OS。如前所述，在图1所示的示例中，参考信号RS被提供到信号处理电路120，而输出信号OS是可从数字-时间转换器110获得的。
电路100还包括测量电路140，其被配置为测量输出信号OS和参考信号RS之间的延迟。为了使这成为可能，测量电路140被耦合到信号处理电路120的输入以接收参考信号RS和数字-时间转换器110的输出两者，并因此耦合到电路100的输出以获得输出信号OS。
电路100还包括存储器150，其耦合到数字-时间转换器110的输出，并且其被配置为基于数字-时间转换器110所测量的延迟来存储数字-时间转换器110的校准数据。测量电路140可被配置为检测输出信号OS和参考信号RS之间的多于三个的不同的延迟值。因此，测量电路140可以例如能够比比较器检测更多的值。例如，测量电路可以包括时间-数字转换器160或由时间-数字转换器160组成。
在图1中所描绘的例子中，信号处理电路120被以这样一种方式设计和构建，即它在没有测量电路140提供的信号的情况下是可操作的。换言之，如图1中所示，测量电路140的输出不被反馈到信号处理电路120。然而，在其他电路100中，测量电路140可以被例如实现为信号处理电路120的一部分。
电路100通过比较或测量参考信号RS和输出信号OS之间的延迟、相移或相位变化来获得用于数字-时间转换器110的校准数据。为了做到这一点，信号处理电路120被提供参考信号RS，这继而生成经处理的信号PS，其相对于参考信号RS具有已知的或预定义的相位关系。该已知的或预定义的相位关系可以例如由信号处理电路120所造成的内部延迟或其他影响所引起。为了使这成为可能，信号处理电路120能够处理振荡信号并基于提供给它的振荡信号生成经处理的信号PS，其也作为振荡信号。
由于振荡信号的周期性，可能通过由数字-时间转换器110进一步延迟经处理的信号PS来抵消由信号处理电路120所引起的延迟，而这继而能够可控地延迟提供给其输入的信号，并在数字-时间转换器110的输出处生成延迟的信号DS。在图1所示的例子中，输出信号OS对应于经延迟的信号DS。自然地，在其他示例中，经延迟的信号DS可以对应于另一信号，如将在下面更详细地展开的那样。
测量电路140被提供有参考信号RS和输出信号OS两者。通过测量这些信号之间的延迟，例如通过使用如图1所示的时间-数字转换器160，整个电路100的延迟是可获得的并且然后可作为校准数据被储存到存储器150。例如，仅举一个示例，校准数据可以以查找表的形式被存储。
在电路100的操作期间，例如当输出信号OS可被用作本地振荡器信号(LO信号)时，存储在存储器150中的校准数据可被用于对数字-时间转换器110的设置预失真，以获得数字-时间转换器110的更线性化的特性。使用如图1所示的电路100可以提供这样一种可能性，即数字-时间转换器110的在传输过程中(on-the-fly)的校准可以是可避免的。通过使用能够检测输出信号OS和参考信号RS之间多于三个的不同的延迟值的测量电路140测量延迟，测量可被使用，其结果随后可用来抵消非线性的事实。因此，在传输过程中的校准的失真和其他副作用可以是可避免的。
另外，通过反复进行测量和通过平均对应的校准数据，对电路100或者甚至它的数字-时间转换器110的校准甚至在更噪声倾向的环境中可以是可能的。
此外，有可能使用关于线性度有较低要求的测量电路140。在理想情况下，参考信号RS和输出信号OS之间的相位差或相位变化在所有可操作条件下恒定，例如等于或基本上等于零(0)。由于数字-时间转换器110用于抵消由信号处理电路120施加的相位变化，所以甚至是在未校准的状态下，电路100也很可能只显示较小的相位变化和延迟。结果，相比于其他的校准程序，由测量电路140测量的可能的延迟范围可以是较小的。由于该较小范围的可能的延迟值，非线性和其他测量误差可能相比于这些其他校准程序不太显著，因为这些非线性和其他误差倾向于变得越大，输出信号OS和参考信号RS之间的相位变化或差异的延迟趋于变得越大。换句话说，测量电路140可以提供更准确的数据，因为相较于其他的校准程序，其测量范围是有限的。
信号处理电路120可以包括至少部分地或甚至由集成锁相环电路(集成PLL电路)、分数锁相环电路(分数PLL电路)、直接数字合成器电路(DDS电路)、频率倍增器电路或它们的任意组合组成。根据信号处理电路120的实施，可以能够提供经处理的信号，其具有关于提供给信号处理电路120的信号的频率的频率，使得这一比或其倒数大于1并等于整数部分和非零(non-vanishing)分数部分的和，其绝对值可以小于1。归因于小于1的该非零分数部分，在信号处理电路120内部建立(build up)起来相移，其将由数字时间转换器110来补偿。结果，使用信号处理电路120的该性质来子校准过程期间驱动数字-时间转换器110到不同的相位差或延迟可以是可能的。
例如，上述比或比的倒数可等于(I+p/q)，其中I是整数，并且其中p和q是非零整数。为了确保非零分数部分的绝对值小于1，p的绝对值小于q的绝对值。
如概述的，信号处理电路120可以例如基于前述由于比的分数部分建立的相位差而能够改变预定的相位关系，该电路可包括发生器电路170，其能够提供控制信号CS到数字-时间转换器110以抵消预定的相位关系的改变。根据该实施，发生器电路170可包括积分器或累加器180，其耦合到数字-时间转换器110以向其提供控制信号。控制信号CS可包括与前述比或其倒数的分数部分有关的信息。结果，积分器或累加器180可被配置为处理信号，该信号例如来自信号处理电路120，其包括与前述比或其倒数的分数部分有关的信息。术语“积分器”和“累加器”可同义地使用。累加器和积分器两者可以能够基于之前接收的信号、值或信息来对提供给它们的信号、值或其他信息求和、积分、或累加。因此，这两个术语可以指相同的实施或电路，其可以在不同的应用、实施和场景中被不同地称呼。
然而，根据信号处理电路120的实施，积分器或累加器180和发生器170的其他部分也可以可选地被实施作为信号处理电路120的一部分。例如，在分数锁相环电路被至少部分地包括在信号中处理电路120中的情况下，分数PLL电路的累加器可以用作电路100的积分器或累加器180。
积分器或累加器180可以可选地通过参考信号RS或包括与与参考信号RS基本上相同的频率的从参考信号RS导出的信号计时(clock)。例如，参考信号RS可以由例如温度稳定的晶体振荡器200的晶体振荡器190提供。晶体振荡器190或温度稳定的晶体振荡器200可通过可选的端子210被耦合到电路100以提供参考信号RS到电路100。
自然地，晶体振荡器190或温度稳定的晶体振荡器200可以同样地被实现为电路100的一部分。在这种情况下，可能不一定实现端子210来将振荡器190、200耦合到电路100。自然地，电路100还可包括输出端子220，其被耦合到串行连接130的输出，并且，在图1中所示的示例中，其被耦合到数字-时间转换器110的输出，在那里输出信号OS是可获得的。
根据想到的本申请，电路100可以能够生成输出信号OS作为射频信号。在该情况下，电路100例如可被用在无线或接线射频相关的传输方案中。下面将描述这种实施的细节。
返回到存储器150，控制信号可被用来寻址或另外指定在存储器150内的存储器位置，与具体相位差相关的校准数据将被存储在该器位置。这因为控制信号CS包括与将要由数字-时间转换器110补偿的当前相位差相关的信息而可以完成。自然地，其他存储方案也可被实施。存储例如可包括在多个测量周期上平均校准数据。这可基于算术平均值计算、几何值计算、加权平均计算或任何其他平均值或平均计算方案来实现。
电路100可进一步能够在操作的正常模式期间生成本地振荡器信号作为输出信号OS。操作的正常模式可与校准模式不同。在这种情况下，电路100可以能够在本地振荡器信号的生成期间基于存储器150中存储的校准数据来控制数字-时间转换器110。为便于此，电路100例如还可包括控制电路230，其能够访问存储器150并且能够向数字-时间转换器110提供相应的控制信号。控制电路230例如可被包括或实施为发生器电路170的一部分或作为如图1所示的分立的电路。
图2示出电路100的进一步示例的简化框图，其主要关于串行连接130与图1中所示的示例不同。为了更精确，在图2中所示的示例中，沿着从端子210到输出220的信号流动方向的顺序按照数字-时间转换器110和信号处理电路120的位置被反向。结果，延迟的信号DS现在作为输入信号被提供给信号处理电路120，而参考信号RS被提供到数字-时间转换器110的输入。因此，由信号处理电路120提供的经处理的信号PS现在成为输出信号OS。
图3示出了用于数字-时间转换器(DTC)校准布置的一种更常规的方法的框图。图3中所示的布置包括耦合到分数PLL电路310的参考时钟信号发生器300。分数PLL电路310被耦合到数字-时间转换器320，其再次作为生成图3中所示的布置的输出信号的可控延迟电路工作。该布置还包括斜坡发生器330，其耦合到数字-时间转换器320，以这样的方式来控制由DTC 320生成的延迟。为了更加精确，DTC 320例如可以以延迟的形式生成提供给其输入的信号的副本，其中所述延迟是基于图3中示出的布置中的斜坡发生器330提供的控制信号可调整的或可改变的。
DTC 320的输入和输出两者都被耦合到时间-数字转换器(TDC)340，其能够确定分别提供给DTC 320和由DTC 320生成的信号的输入与输出之间的延迟。
分数PLL电路310是通过提供相应的通道字350给分数PLL电路310而被控制的。通道字350例如可对应于频率字，其指示将由分数PLL电路310基于参考时钟信号发生器300提供的参考时钟信号而生成的频率。在如图3中所示的分数PLL电路310的情况下，通道字例如可包括整数部分和分数部分，如之前所概述的。
通过实施如图3中所示的布置，校准数字-时间转换器320可以是可能的。在此可能的技术方案中，DTC非线性是通过测量或确定DTC输入和输出之间的时间差而被测量的。然而，尽管该实施可允许DTC 320的非线性的直接确定，但是如果没有必要，则它可能还使得实施具有输出信号的至少一个周期的检测范围的时间-数字转换器340以测量时间差至少是可取的。所述输出信号可再次被用作本地振荡器信号(LO信号)。
然而，在这种情况下，时间-数字转换器340可能必须被实现为在其可能值的整个范围上都是线性的。否则，测量误差可能限制可实现的预失真质量，并因此限制数字-时间转换器320的校准质量。时间-数字转换器340的校准可以用来校正测量的校准数据值。然而，由于这可能必须针对延迟值的宽范围来完成，所以校准TDC 340可能是更昂贵或复杂的。采用下面将更详细展开的电路100的示例或其他示例，可能有助于放松校准数字-时间转换器110的TDC线性或校准要求。
例如，使用如图1和2中所示的示例可以允许测量图1中所示的实施的情况下的DTC输出信号，或者在图2中所示的实施的情况下的信号处理电路120的DTC输出信号分别与信号处理电路120的参考时钟信号RS之间的时间差，其自然可被实施为PLL。所述PLL或更一般而言信号处理电路120可以被用作数字-时间转换器110的输入源。
原则上，在理想的情况下，如果数字-时间转换器相移与参考频率的较低的下一倍数相比正好是信号处理电路120的相移的负相移，那么，给定的线性DTC110和线性测量电路140或TDC 160、DTC输出和参考时钟边缘可以完美重合。因此，平均而言，任何测量的时间差来自DTC非线性。
为了更详细地说明这一点，图4示出两个彼此相邻的图，在图4左侧指示了作为DTC输入代码的函数的DTC延迟输出特性以及作为TDC输出代码的函数的TDC输入延迟的特性。两个图中的每都分别包括理想的线性特性400、410，这在左侧和右侧图中示出为虚线。然而，由于缺陷和其他设备相关的以及环境相关的影响，实际特性420、430显示了更复杂、非线性的行为，这仅仅分别接近理想线性特性400、410。
在图4中，测量的情况由三个箭头440示出，其说明了单个的校准过程。例如，从包括在由斜波发生器330生成的控制信号中的DTC输入代码开始，如特性420所示的那样，DTC320与其输入信号相比将延迟输出信号。该延迟被提供给TDC 340作为其输入的延迟，然后其由TDC 340变换为对应的TDC输出代码，然后其可被保存在图3中未示出的存储器中。
然而，如由箭头440所示的测量过程的校准由于TDC 340的大的的非线性而导致的稍微太小的TDC输出代码。为了说明这一点，基于DTC的输入代码和DTC 320的特性420，图4还通过箭头450指示TDC 340将基于其理想线性特性410提供的TDC输出代码。如右图的横坐标上指示的差460对应于由于采用图3中所示的校准布置的误差。
图4的右图说明了关于为什么采用如图1和2中所示的示例可以改进校准质量来补偿如图1和2中所示的DTC 100的非线性。由于信号处理电路120和DTC 110基本上彼此抵消的效果的事实，将由测量电路140或它的时间-数字转换器160测量的延迟可如前面所讨论的那样显著较小。对于每个测量，测量的延迟可以是可比的或在某些情况下甚至可能基本上是相同的。因此，TDC160(测量电路140)可以只在值的很窄的范围中操作。因此，在该范围外的非线性最终可能在对测量误差的贡献方面较不重要或甚至不重要。然而，确切的操作点在哪里并不重要。它也可能处于更大的输入延迟。结果，就所确定的延迟而言，较高准确性可以是可获得的，并且校准数据也可以更准确。
换言之，使用非常窄的时间-数字转换器160或其他测量电路140可以是可能的，因为其仅捕获非线性，而不是数字-时间转换器110生成信号或输出信号OS的绝对相移。这可以帮助放松测量电路140或其时间-数字转换器160的设计和校准参数。
图5示出电路100的进一步示例的简化框图。电路100再次包括串行连接130，其包括数字-时间转换器110和信号处理电路120，其在此处被实施为分数PLL电路500。参考时钟发生器510例如可以基于晶体振荡器190或温度稳定的晶体振荡器200。如已经在图1中所示，参考时钟发生器510生成参考信号RS，其然后被提供到分数PLL电路，这继而生成经处理的信号PS。经处理的信号PS然后被提供到数字-时间转换器110，其生成经延迟的信号DS或输出信号OS，其例如可被用作本地振荡器信号LO。再次，通道字520耦合到分数PLL电路500，通道字520例如可包括整数部分和分数部分以控制分数PLL电路500，并因此可以被认为是指示经处理的信号的频率的频率字。
通道字的分数部分被提供给发生器电路170及其积分器或累加器180。通道字的分数部分可以可选地乘以(-1)并被提供给包括在发生器电路170中的积分器或累加器180。根据实施细节，例如取决于如向DTC 110提供的(预期)时间延迟被认为是正还是负相移，实施(-1)的因子或略过该因子可以是可取的。
如前面所指示的，积分器或累加器180利用参考信号RS计时。表示控制信号CS的积分器或累加器180的输出被设置到数字-时间转换器110以控制数字-时间转换器110所引起的延迟。
替代地，积分器或累加器180还可以基于电路100的输出信号OS计时。例如，可向积分器或累加器180提供控制信号CS，其指示或包括关于由整个通道字划分的通道字的分数部分的信息。例如，该发生器电路170可以能够或被配置为接收通道字并向数字-时间转换器110提供相应的控制信号CS。这可以至少部分地允许更频繁地例如针对输出信号OS的每个边缘而不是例如仅针对参考信号的每个边缘修正信号处理电路120的相移。
所述电路还包括测量电路140，其在此处实施为时间-数字转换器160。时间-数字转换器160被耦合到数字-时间转换器110的输出或更确切的说是电路100的输出两者，在那里可获得输出信号OS，并且被耦合到电路100的输入，在那里参考信号RS在操作期间出现。时间-数字转换器的输出被耦合到存储器150，在那里由时间-数字转换器160提供的测量数据根据指示存储在存储器150中的查找表的地址的控制信号CS的相位信号或值被作为校准数据存储。
在图5中，测量电路140的时间-数字转换器160被称为TDC2，由于分数PLL电路500例如可包括另一时间-数字转换器160(TDC)例如作为分数PLL电路的相位检测器。换言之，时间-数字转换器160可代表在电路中实施的附加的时间-数字转换器160。
在该上下文中，应注意的是，作为时间-数字转换器160的替代，能够确定相位差或时间差的任何其他电路可被实现为测量电路140。例如，仅举一个进一步的示例，测量电路140可例如基于移位寄存器实施包括一个或多个分频器或多模分频器连同更常规的相位检测器。
图5中所示的电路100的框图能够测量数字-时间转换器输出与参考时钟发生器510之间的时间差。基于该时间差，该数字-时间转换器110可以被校准，如图5所示。在该实施中，其也被称为通道字N的PLL通道字520基本上表示DTC的输入频率除以参考频率。
N＝I+p/q＝fDCO/fREF (1)
在等式(1)中，I是整数部分，而p/q为分数部分，如之前概述的。fDCO是输出信号OS的频率并且fREF是参考信号RS的频率。
由于使用时间-数字转换器160将数字-时间转换器110的输出与参考时钟进行比较，所以DTC输出频率fDCO是参考频率fREF(＝1/TREF)的整数倍，其中TREF是参考信号RS的循环周期。根据等式(2)，在一个参考周期TREF中的DCO输出的归一化相移是频率的积分。
结果，数字-时间转换器110需要每个循环来恢复(revert)全周期(2π·p/q)的p/q的相移。因此，通过将通道字的负分数部分的积分应用于数字-时间转换器110，如由发生器电路170及其积分器或累加器180实施的，精确获得该相移。在结束时，测量电路140或者更确切地说它的时间-数字转换器160看到恒定的相位误差加上由于数字-时间转换器110的非线性的偏移。
还考虑噪声，采用根据示例的电路100不同于前面所讨论的更常规的方法，这包括DTC输入和输出的直接比较。使用根据示例的电路100，测量电路140或者更确切地说其时间数字转换器160被暴露于分数PLL电路500的全PLL噪声，因为测量电路140仅仅比较了参考时钟发生器510及其参考信号RS与数字-时间转换器110的输出。然而，由于噪声与数字-时间转换器110的非线性不相关，所以它可以通过对多个测量的平均被衰减。在存储器150中，校准表可相应地建立起来。使用DTC输入作为在那里存储通过测量电路140获得的实际值的地址，由测量电路140提供的测量结果可以存储在查找表(LUT)中。
与前述更常规的过程相对，该方法中的TDC线性不太关键，因为时间-数字转换器160仅捕捉非线性，而不是线性的部分。自然地，确保平均收敛到实际TDC输入延迟也可能是可取的。其结果是，例如使用内插方案实施过程以线性化TDC可能是可取的。然而，因为它是小的范围，在时间-数字转换器160方面，与输出信号或本地振荡器信号的全周期范围相比，该特性可能更容易。
然而，尽管在图5中已示出分数PLL电路，但是原则上，任何种类的信号处理电路120都可被使用。例如，可以使用任何其他种类的射频时钟发生器来代替分数PLL电路的整数。示例包括例如前述的直接数字合成器电路(DDS电路)以及倍频器电路。
图6示出时序图，其指示参考信号RS(RefClk)，经处理的信号PS，其代表PLL(PLL输出)的输出信号，以及输出信号，其是由数字-时间转换器110提供或生成的(DTC输出)。如箭头所示，图6沿其指示时间的横坐标示出三种不同的情况，在那里经处理的信号PS包括相对于参考信号RS的不同的延迟。然而，由于所述数字-时间转换器110的影响，输出信号OS总是与参考信号RS同相。
换言之，图6示出了PLL输出信号PS相对于参考信号RS的延迟可以如何由于正确调整DTC延迟而被补偿。结果，对应于DTC输出信号的输出信号OS的上升侧总是与参考信号RS的边缘一致。
图7示出基于闭环配置的替代实施。如图7中所示的替代解决方案使用时间-数字转换器160作为分数PLL电路500的测量电路140以直接测量输出信号OS和参考信号RS之间的相位差。分数PLL电路500实现了数字宽带闭环相位调制器。
在如图7中所描绘的由电路100实现的闭环校准方案中，分数PLL电路500包括沿着图7中的箭头所示的信号流的实施为时间-数字转换器160的测量电路140、环路滤波器530和被实施为数字控制振荡器550的可控振荡器540的串行连接。换言之，环路滤波器530被耦合在时间-数字转换器160之后，并且可控振荡器540被耦合在环路滤波器530之后。然后可控振荡器540的输出被耦合到数字-时间转换器110的输入。
由数字-时间转换器110生成并提供的输出信号OS经由多模式分频器560(MMD)被反馈到时间-数字转换器160的进一步输入，其闭合了分数PLL电路500的环。多模式分频器560可以能够响应于从西格玛德尔塔调制器570(∑Δ)获得的信号将输出信号的频率分频。作为输入，西格玛德尔塔调制器570被提供有通道字520，其再次包括指示将要由分数PLL电路500生成的频率的整数部分和分数部分。西格玛德尔塔调制器570以如下这样的方式控制多模分频器560，即也包括分数部分的通道字被变换到具有调制信号(PWM信号)的路径中，该调制信号具有对应于通道字的值，或者换句话说，对应于整数部分与分数部分之和的值的平均值。因此，西格玛德尔塔调制器570在两个或更多个操作的分频器模式之间切换多模分频器560，使得平均的分频比对应于通道字520的平均值。
测量电路140的输出被耦合到存储器150以保存对应于由测量电路140测量的延迟的测量数据作为相应的校准数据。这可再次通过在查找表中保存或存储数据来完成。
替代地，代替实施可选的西格玛德尔塔调制器570，也可直接向多模分频器560提供整数部分。在这种情况下，整数部分确定多模分频器560的分频器模式，其闭合了分数PLL电路500的反馈环。
为了控制数字-时间转换器110并为它提供相应的控制信号CS，通道字的分数部分被提供给再次包括积分器或累加器180的发生器电路170，其向数字-时间转换器110并向存储器150提供控制信号，代表测量数据被存储在查找表中的地址。虽然在图7中未示出，但是积分器或累加器180再次通过参考信号RS计时。如前面关于图5所讨论的，积分器或累加器180还可以基于输出信号OS计时。
换句话说，在图7中所示的布置中，多模分频器560被编程为整数比并且数字-时间转换器110生成斜坡状的相移。分数PLL电路500将调整到输出信号频率或本地振荡器频率，其是参考信号RS(参考时钟)的整数倍。然而，由数字控制振荡器550(DCO)提供的输出频率也有分数部分，所述输出频率也作为数字-时间转换器110的输入。因此，在全范围上激励DTC输入。
关于该布置的一个差异是时间-数字转换器160需要能够锁定PLL电路500。然而，在校准期间只有窄的检测范围被再次需要。
可使用这种方法来衰减在PLL带宽内的DTC噪声。自然地，显然不需要其他电路100包括多模分频器560或另一分频器。换句话说，还可以较少分频器地或基于较少分频器的PLL电路500来实现电路100。
在图7所示的电路100中，测量电路140是信号处理电路120的一部分。测量电路140的输出被耦合到可控振荡器540，其被配置成基于测量电路140的输出生成经处理的信号。然而，在图7中所示的示例中，环路滤波器530被耦合在被实施为数字控制的振荡器550的可控振荡器540的测量电路的输出之间。如前面所提到的，数字-时间转换器110被耦合到可控振荡器540的输出。
通过使用电路100，包括数字-时间转换器110的本地振荡器可以变得对于包括多模射频信号处理的应用更具吸引力。例如，去除在芯片上实施若干PLL电路或数字控制振荡器的需求可以是可能的。通过实施根据示例的电路100，例如与实现例如在更常规的接收器、发射器或收发器中使用的DCO线圈相比较，节省10倍或更多的芯片面积可以是可能的。
虽然在图7中示出的一个之前讨论的示例中，测量电路140被实施为附加电路。例如，测量电路140可包括附加的或第二时间-数字转换器160，如前所述。然而，如图7中所示，这显然不是必要的。
图8示出集成电路600，其例如可被实施在衬底610上。衬底610可是半导体衬底，诸如由半导体材料制成的管芯等，半导体材料例如硅(Si)、砷化锗(GeAs)或其他材料。然而，衬底也可是非半导体衬底，例如由绝缘材料制成的电绝缘衬底。此外，衬底还可包括一个或多个导电和/或绝缘层，电路可以形成在其顶部和/或其中。
衬底610可基本上是沿着三个线性独立方向延伸的盘状形状。沿线性独立方向中的两个，衬底610与第三个方向相比显著地进一步延伸。例如，沿第一和第二方向中任何方向的最小的延伸可是沿第三方向的延伸的至少10倍、至少20倍或至少50倍大。衬底610的主表面可平行于第一和第二方向，其显著大于第三方向。
集成电路600包括根据如前概述的示例的电路100，其例如可使用薄膜工艺和其他半导体相关制造工艺被制造。集成电路600可以可选地进一步包括混频器620，其耦合到所述电路以接收输出信号OS作为本地振荡器信号。可选地，集成电路600可进一步包括被配置为将天线耦合到混频器电路620的端子630。
图9示出发射器700、接收器710或收发器720的示意框图。发射器700、接收器710或收发器720包括如前所述的电路100。它可以进一步包括混频器电路620，其以如下这样的方式耦合到电路，即它能够接收电路100的输出信号OS作为本地振荡器信号。它可进一步包括耦合到混频器电路的天线730。自然地，发射器700、接收器710或收发器720可包括进一步的组件以放大、处理、执行信号整形，降噪或其他信号操纵。然而，仅为了清楚起见，这些已被略去。
图10示出根据示例的用于获得校准数据的方法的流程图。第一过程P100 包括测量在数字-时间转换器110的输出处由电路100的数字-时间转换器110生成的信号与参考信号RS之间的延迟。电路100是如之前描述的电路100，其例如包括数字-时间转换器110和信号处理电路120，信号处理电路120耦合到数字-时间转换器110并被配置以生成从提供给信号处理电路120的信号导出的经处理的信号PS。经处理的信号PS包括相对于提供到信号处理电路的信号的预定相位关系。电路100还被配置为接收参考信号RS并基于所接收的参考信号生成输出信号。
在可选的过程P110中，控制信号被提供给数字-时间转换器110以抵消预定相位关系的改变，其中信号处理电路120被配置为改变预定的相位关系。在过程P110中提供控制信号可以可选地在过程P120中包括积分或累加信号，如之前概述并讨论的，该信号包括与分数部分有关的信息。
在过程P130中，测量的延迟被存储到存储器作为数字-时间转换器110的校准数据。
图11最后示出了根据示例的用于生成本地振荡器信号的方法的流程图。该方法包括在过程P200使用包括数字-时间转换器110和信号处理电路120的电路生成本地振荡器信号，信号处理电路120耦合到数字-时间转换器110并被配置为生成从提供到信号处理电路120的信号导出的经处理的信号PS。该经处理的信号包括相对于提供给信号处理电路120的信号的预定相位关系。电路100被配置为接收参考信号RS并且基于所接收的参考信号生成输出信号。在过程P210中，该方法进一步包括在本地振荡器信号生成期间基于存储在电路100的存储器中的校准数据来控制数字-时间转换器。该本地振荡器器信号可以是电路的输出信号OS。
可选地，在过程P220中，控制数字-时间转换器110包括从存储器150读取校准数据。
在下文中，示例涉及进一步的示例。
示例1是包括数字-时间转换器和信号处理电路的电路，信号处理电路耦合到数字-时间转换器并被配置以生成从提供给信号处理电路的信号导出的经处理的信号，该经处理的信号包括相对于提供到信号处理电路的信号的预定相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号。测量电路被配置为测量输出信号和接收的参考信号之间的延迟，其中数字-时间转换器的输出耦合到存储器，该存储器被配置为基于测量的延迟存储数字-时间转换器的校准数据。
在示例2中，示例1的主题可以可选地包括被串联地耦合形成串行连接的数字-时间转换器和信号处理电路，其中，参考信号被提供给串行连接的输入，并且在串行连接的输出出可获得输出信号。
在示例3中，前述示例中的任一项的主题可以可选地包括被提供到信号处理电路的参考信号，其中输出信号可从数字-时间转换器获得。
在示例4中，前述示例中的任一项的主题可以可选地包括信号处理电路，其被配置成改变预定的相位关系，其中所述电路包括发生器电路，其被配置成提供控制信号到数字-时间转换器以抵消预定相位关系的改变。
在示例5中，示例4的主题可以可选地包括发生器电路，其包括积分器或累加器，其耦合到数字-时间转换器以提供控制信号。
在示例6中，示例5的主题可以可选地包括由参考信号计时的积分器或累加器，从参考信号导出的信号包括与参考信号基本上相同的频率或基于输出信号。
在示例7中，前述示例中的任一项的主题可以可选地包括存储器，其被配置以基于提供给存储器的控制信号存储校准数据。
在示例8中，前述示例中的任一项的主题可以可选地包括存储器，其被配置为存储查找表，所述查找表包括数字-时间转换器的校准数据。
在示例9中，前述示例中的任一项的主题可以可选地包括信号处理电路，其被配置为处理提供到信号处理电路的振荡信号并生成经处理的信号作为振荡信号。
在示例10中，前述示例中的任一项的主题可以可选地包括经处理的信号的频率相对于提供给信号处理电路的信号的频率的比或者该比的倒数，其大于一(1)并等于整数部分与非零分数部分之和，其中，所述分数部分的绝对值小于一(1)。例如，信号处理电路可据此被配置或适配。
在示例11中，示例10的主题可以可选地包括比或该比的倒数，其等于(I+p/q)，其中I是整数，其中p和q是非零整数，并且其中p的绝对值小于q的绝对值。
在示例12中，前述示例中的任一项的主题可以可选地包括信号处理电路，其被配置成改变预定的相位关系，其中所述电路包括发生器电路，其被配置成提供控制信号到数字-时间转换器以抵消预定相位关系的改变，该发生器电路包括耦合到数字-时间转换器的积分器或累加器以提供控制信号，其中所述积分器或累加器被配置为处理包括与分数部分有关的信息的信号。
在示例13中，前述示例中的任一项的主题可以可选地包括信号处理电路，其至少部分地包括整数锁相环电路、分数锁相环电路、直接数字合成器电路、和倍频器电路中的至少一个。
在示例14中，前述示例中的任一项的主题可以可选地包括测量电路，其被配置为检测在输出信号和参考信号之间的三个以上不同的延迟值。
在示例15中，前述示例中的任一项的主题可以可选地包括作为信号处理电路的一部分的测量电路。
在示例16中，示例15的主题可以可选地包括测量电路的输出，该测量电路被耦合到可控振荡器，该可控振荡器被配置为基于测量电路的输出生成经处理的信号。
在示例17中，示例16的主题可以可选地包括环路滤波器，其被耦合在可控振荡器与测量电路的输出之间。
在示例18中，示例16或17中任一项的主题可以可选地包括可控振荡器，该可控振荡器是数字控制振荡器。
在示例19中，示例16至18中任一项的主题可以可选地包括被耦合到可控振荡器的输出的数字-时间转换器。
在示例20中，示例1-14中任一项的主题可以可选地包括信号处理电路，其被配置为可独立于由测量电路提供的信号操作。
在示例21中，前述示例中的任一项的主题可以可选地包括测量电路，其包括时间-数字转换器。
在示例22中，前述示例中的任一项的主题可以可选地包括数字-时间转换器，其被配置为通过可控延迟来延迟提供给数字-时间转换器的输入的信号，并在数字-时间转换器的输出处生成经延迟的信号。
在示例23中，前述示例中的任一项的主题可以可选地包括电路，其被配置为生成输出信号作为射频信号。
在示例24中，前述示例中的任一项的主题可以可选地包括端子以向电路提供参考信号。
在示例25中，前述示例中的任一项的主题可以可选地包括电路，其被配置为从温度稳定的晶体振荡器接收参考信号。
在示例26中，前述示例中的任一项的主题可以可选地包括电路，其被配置成生成本地振荡器信号作为输出信号，并且其中所述电路被配置为在本地振荡器信号的生成期间基于存储在存储器中的校准数据来控制该数字-时间转换器
示例27是一种集成电路，其包括电路，其中所述电路包括数字-时间转换器和信号处理电路，该信号处理电路耦合到所述数字-时间转换器并被配置为生成从提供给信号处理电路的信号导出的经处理的信号，该经处理的信号包括相对于提供到信号处理电路的信号的预定相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号，其中测量电路被配置为测量输出信号和接收的参考信号之间的延迟，并且其中数字-时间转换器的输出耦合到存储器，该存储器被配置为基于测量的延迟存储数字-时间转换器的校准数据。
在示例28中，示例27的主题可以可选地进一步包括混频器电路，其耦合到所述电路以接收所述电路的输出信号作为本地振荡信号。
在示例29中，示例28的主题可以可选地包括集成电路，其包括被配置为将天线耦合到混频器电路的端子。
在示例30中，示例28或29中任一项的主题可以可选地包括集成电路，其被配置成在本地振荡器信号的生成期间基于存储在所述存储器中的校准数据来控制数字-时间转换器。
示例31是一种发射器、接收器或收发器，其包括电路，该电路包括数字-时间转换器和信号处理电路，该信号处理电路耦合到数字-时间转换器并且被配置以生成从提供给信号处理电路的信号导出的经处理的信号，该经处理的信号包括相对于提供到信号处理电路的信号的预定相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号。测量电路被配置为测量输出信号和接收的参考信号之间的延迟，其中数字-时间转换器的输出被耦合到存储器，该存储器被配置为基于测量的延迟存储数字-时间转换器的校准数据。
在示例32中，示例31的主题可以可选地进一步包括混频器电路，其耦合到所述电路以接收所述电路的输出信号作为本地振荡器信号。
在示例33中，示例32的主题可以可选地包括耦合到混频器电路的天线。
在示例34中，示例32或33中任一项的主题可以可选地包括集成电路，其被配置成在本地振荡器信号的生成期间基于存储在存储器中的校准数据来控制数字-时间转换器。
示例35是一种用于获得校准数据的方法，该方法包括测量电路的输出信号和参考信号之间的延迟，所述电路包括数字-时间转换器和信号处理电路，该信号处理电路耦合到数字-时间转换器并且被配置以生成从提供给信号处理电路的信号导出的经处理的信号，该经处理的信号包括相对于提供到信号处理电路的信号的预定相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号，并且基于测量的延迟将数字-时间转换器的校准数据存储到存储器。
在示例36中，示例35的主题可以可选地包括信号处理电路，其被配置成改变所述预定的相位关系，该方法还包括提供控制信号到数字时间转换器以抵消所述预定的相位关系的改变。
在示例37中，示例36的主题可以可选地包括存储所述校准数据，其包括基于所述控制信号存储校准日期。
在示例38中，示例36或37中任一项的主题可以可选地包括存储所述校准数据，其包括以查找表的形式存储所述校准数据。
在示例39中，示例36-38中任一项的主题可以可选地包括经处理的信号的频率相对于提供给信号处理电路的信号的频率的比或者该比的倒数，其大于一(1)并等于整数部分与非零分数部分之和，其中，所述分数部分的绝对值小于(1)。例如，信号处理电路可据此被配置。
在示例40中，示例39的主题可以可选地包括该比或该比的倒数等于(I+p/q)，其中I是整数，其中p和q是非零整数，并且其中p的绝对值小于q的绝对值。
在示例41中，示例39或40中任一项的主题可以可选地包括提供控制信号给数字-时间转换器，其包括积分或累加包括与分数部分有关的信息的信号。
在示例42中，示例35-41中任一项的主题可以可选地包括测量延迟，其包括检测输出信号和参考信号之间的三个以上不同的延迟值。
在示例43中，示例35至42中任一项的主题可以可选地包括是射频信号的输出信号。
在示例44中，示例35至43中任一项的主题可以可选地包括电路，其被配置成从温度稳定的晶体振荡器接收参考信号。
示例45是一种用于获得校准数据的设备，该设备包括用于测量输出信号和参考信号之间的延迟的装置，电路包括数字-时间转换器和信号处理电路，该信号处理电路耦合到数字-时间转换器并且被配置以生成从提供给信号处理电路的信号导出的经处理的信号，该经处理的信号包括相对于提供到信号处理电路的信号的预定相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号，以及用于基于测量的延迟存储数字-时间转换器的校准数据的装置。
在示例46中，示例45的主题可以可选地包括信号处理电路，其被配置成改变所述预定的相位关系，该方法进一步包括，提供控制信号给数字-时间转换器以抵消所述预定相位关系的变化。
示例47是一种机器可读存储介质，其包括程序代码，当被执行时使得机器执行示例35至44中任一项所述的方法。
示例48是一种机器可读存储，其包括机器可读指令，在被执行时实施如在任何未决示例中描述的方法或实现设备。
示例49是一种计算机程序，其具有程序代码，当在计算机或处理器上执行该计算机程序时，所述程序代码用于执行示例35至44的任一方法。
示例50是一种用于生成本地振荡器信号的方法，该方法包括使用电路生成输出信号，所述电路包括数字-时间转换器和信号处理电路，该信号处理电路耦合到数字-时间转换器并且被配置以生成从提供给信号处理电路的信号导出的经处理的信号，该经处理的信号包括相对于提供到信号处理电路的信号的预定相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号作为本地振荡器信号，并且在本地振荡器信号的生成期间基于存储在存储器中的校准数据控制数字-时间转换器。
在示例51中，示例50的主题可以可选地包括控制数字-时间转换器，其包括从所述存储器读取校准数据。
示例52是一种用于生成输出信号的设备，该设备包括用于使用电路生成输出信号的装置，所述电路包括数字-时间转换器和信号处理电路，该信号处理电路耦合到数字-时间转换器并且被配置以生成从提供给信号处理电路的信号导出的经处理的信号，该经处理的信号包括相对于提供到信号处理电路的信号的预定相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号，以及用于在本地振荡器信号的生成期间基于存储在存储器中的校准数据来控制数字-时间转换器的装置。
在示例53中，示例52的主题可以可选包括用于控制数字-时间转换器的装置，包括用于从存储器读取校准数据的装置。
示例54是一种机器可读存储介质，其包括程序代码，当被执行时该程序代码使得机器执行示例50或51中任一项的方法。
示例55是一种机器可读存储，其包括机器可读指令，当被执行时实施如在任何未决示例中描述的方法或实现设备。
示例56是一种计算机程序，其具有程序代码，当在计算机或处理器上执行该计算机程序时，所述程序代码用于执行示例50或51的任一方法。
因此，示例可提供一种具有程序代码的计算机程序，当在计算机或处理器上执行该计算机程序时，程序代码用于执行上述方法之一。本领域技术人员会容易地认识到，各种上述方法的步骤可由编程的计算机来执行。在此，一些示例也意图覆盖程序存储设备，例如数字数据存储介质，其是机器或计算机可读并编码的机器可执行或计算机可执行的指令的程序，其中，所述指令执行上述方法中的一些或所有动作。程序存储设备可以是例如数字存储器，诸如磁盘和磁带的磁存储介质，硬盘驱动器，或光学可读数字数据存储介质。示例还旨在涵盖计算机，其被编程以执行上述方法或(现场)可编程逻辑阵列((F)PLA)或(现场)可编程门阵列((F)PGA)的动作，并被编程以执行上述方法的动作。
说明书和附图仅仅说明本发明的原理。因此应当理解，本领域技术人员将能够设计出虽然此处未明确描述或示出但体现本公开的原理并被包括在其精神和范围内的各种布置。此外，在此记载的所有示例主要清楚地旨在仅用于教学目的，以帮助读者理解本公开的原理和发明人对促进现有技术贡献的概念，并且被解释为不限于这些具体记载的示例和条件。而且，所有在此记载本公开的原理、方面和示例以及其具体的示例的闸述意在包括其等同物。
分别表示为“用于……的装置”(执行一定的功能)的功能块应当被理解为包括电路的功能块，该电路被配置为执行某个功能。因此，“用于某事的装置”也可被理解为“被配置为或适于......的装置”。因此，被配置成执行某个功能的装置确实并不意味着这样的装置必须执行该功能(在给定的时刻)。
图中示出的各种元素的功能，包括标记为“装置”、“用于提供传感器信号的装置”、“用于生成发射信号的装置”等的任何功能块可通过使用诸如“信号提供器”、“信号处理电路”、“处理器”、“控制器”等的专用电路以及能够执行与适当软件相关联的软件的硬件提供。而且，本文描述为“装置”的任何实体可对应于或被实现为“一个或多个模块”、“一个或多个设备”、“一个或多个单元”等。当由处理器提供时，功能可由单个专用处理器、由单个共享处理器，或由多个单独的处理器提供，其中一些可以是共享的。而且，术语“处理器”或“控制器”的明确使用不应当被解释为专指能够执行软件的硬件，并且可隐含地包括但不限于，数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)，随机访问存储器(RAM)，和非易失性存储器。其他的硬件，常规和/或定制的也可被包括在内。
本领域技术人员应理解，本文的任何方框图代表体现本公开的原理的说明性电路的概念图。类似地，将理解，任何流程表、流程图、状态转换图、伪代码等表示基本可在计算机可读介质中表示并且因此可由计算机或处理器执行的各种过程，不管这样的计算机或处理器是否被明确示出。
此外，以下的权利要求由此被结合到具体实施方式中，其中每项权利要求可能会作为单独的例子代表它自己。虽然每个权利要求可作为单独的示例代表它自己，但应注意的是，尽管从属权利要求可在权利要求书中表示与一个或多个其他权利要求的特定组合，但是其他示例也可包括该从属权利要求与每个其他从属或独立权利要求的主题的组合。这样的组合在本文中提出，除非它被指出特定的组合不是目的。此外，意图还包括权利要求的特征到任何其他独立权利要求，即使该权利要求不是直接从属于该独立权利要求的。
应当进一步指出的是，在说明书或权利要求中所公开的方法可以是由具有用于执行这些方法的各自动作中的每个的装置的设备实现的。
另外，也将理解，在说明书或权利要求中公开的多个动作或功能的公开可以不被解释为在特定的顺序内。因此，多个动作或功能的公开将不限制这些为特定顺序，除非这样的动作或功能由于技术原因而不可互换。此外，在一些示例中，单个动作可以包括或者可以被分成多个子动作。这样的子动作或子过程可以被包括单个动作或过程并且是这样单个动作或过程的一部分，除非明确地排除在外。

Claims (25)

1.一种电路，被配置成接收参考信号并基于所接收的参考信号生成输出信号，所述电路包括：
数字-时间转换器；
信号处理电路，其耦合到所述数字-时间转换器并且被配置为生成从提供给所述信号处理电路的信号导出的经处理的信号，经处理的信号包括相对于提供给所述信号处理电路的信号的预定相位关系；以及
测量电路，被配置为测量所述输出信号和接收的参考信号之间的延迟；
其中，所述数字-时间转换器的输出被耦合到存储器，所述存储器被配置为基于测量的延迟存储所述数字-时间转换器的校准数据。
2.根据权利要求1的电路，其中，所述数字-时间转换器和所述信号处理电路串联耦合，形成串行连接，其中，所述参考信号被提供给串行连接的输入并且所述输出信号在串行连接的输出处可获得。
3.根据权利要求1的电路，其中所述参考信号被提供给所述信号处理电路，并且其中所述输出信号可从所述数字-时间转换器获得。
4.根据前述权利要求中任一项的电路，其中所述信号处理电路被配置为改变所述预定相位关系，并且其中所述电路包括发生器电路，所述发生器电路被配置成向所述数字-时间转换器提供控制信号以抵消所述预定相位关系的改变。
5.根据权利要求4的电路，其中所述发生器电路包括积分器或累加器，其耦合到所述数字-时间转换器以提供所述控制信号。
6.根据权利要求5的电路，其中所述积分器或累加器通过所述参考信号计时、通过从所述参考信号导出的包括与所述参考信号相同频率的信号计时或基于所述输出信号计时。
7.根据权利要求1至3中任一项的电路，其中，所述存储器被配置为基于提供给所述存储器的控制信号存储校准数据。
8.根据权利要求1至3中任一项的电路，其中，所述存储器被配置为存储查找表，所述查找表包括所述数字-时间转换器的校准数据。
9.根据权利要求1至3中任一项的电路，其中，所述信号处理电路被配置为处理提供给所述信号处理电路的振荡信号并生成经处理的信号作为振荡信号。
10.根据权利要求1至3中任一项的电路，其中经处理的信号的频率相对于提供给所述信号处理电路的信号的频率的比或者该比的倒数大于一并等于通道字的整数部分与非零分数部分之和，所述通道字指示所述经处理的信号的频率，其中，分数部分的绝对值小于一。
11.根据权利要求10的电路，其中，所述信号处理电路被配置为改变所述预定相位关系，其中，所述电路包括配置成向所述数字-时间转换器提供控制信号以抵消所述预定相位关系的改变的发生器电路，该发生器电路包括积分器或累加器，其耦合到所述数字-时间转换器以提供所述控制信号，其中所述积分器或累加器被配置为处理包括与所述分数部分有关的信息的信号。
12.根据权利要求1至3中任一项的电路，其中，所述信号处理电路包括整数锁相环电路、分数锁相环电路、直接数字合成器电路以及倍频器电路中的至少一个。
13.根据权利要求1至3中任一项的电路，其中，所述测量电路被配置为检测所述输出信号和所述参考信号之间的多于三个的不同延迟值。
14.根据权利要求1至3中任一项的电路，其中，所述测量电路是所述信号处理电路的一部分。
15.根据权利要求14的电路，其中所述测量电路的输出被耦合至可控振荡器，所述可控振荡器被配置成基于所述测量电路的输出生成所述经处理的信号。
16.根据权利要求1至3中任一项的电路，其中所述信号处理电路被配置成独立于由所述测量电路提供的信号可操作。
17.根据权利要求1至3中任一项的电路，其中，所述测量电路包括时间-数字转换器。
18.根据权利要求1至3中任一项的电路，其中，所述电路被配置为生成所述输出信号作为射频信号。
19.根据权利要求1至3中任一项的电路，包括端子以向所述电路提供所述参考信号。
20.一种集成电路，其包括被配置成接收参考信号并基于所接收的参考信号生成输出信号的电路，被配置成接收所述参考信号并生成所述输出信号的所述电路包括：
数字-时间转换器；
信号处理电路，其耦合到所述数字-时间转换器并且被配置为生成从提供给所述信号处理电路的信号导出的经处理的信号，经处理的信号包括相对于提供给所述信号处理电路的信号的预定相位关系；以及
测量电路，被配置为测量所述输出信号和接收的参考信号之间的延迟；
其中，所述数字-时间转换器的输出被耦合到存储器，所述存储器被配置为基于测量的延迟存储所述数字-时间转换器的校准数据。
21.根据权利要求20的集成电路，进一步包括耦合到所述电路的混频器电路以接收所述电路的输出信号作为本地振荡器信号。
22.一种发射器、接收器或者收发器，其包括被配置成接收参考信号并基于所接收的参考信号生成输出信号的电路，所述电路包括：
数字-时间转换器；
信号处理电路，其耦合到所述数字-时间转换器并且被配置为生成从提供给所述信号处理电路的信号导出的经处理的信号，经处理的信号包括相对于提供给所述信号处理电路的信号的预定相位关系；以及
测量电路，被配置为测量所述输出信号和接收的参考信号之间的延迟；
其中，所述数字-时间转换器的输出被耦合到存储器，所述存储器被配置为基于测量的延迟存储所述数字-时间转换器的校准数据。
23.一种用于获得校准数据的方法，所述方法包括：
测量电路的输出信号和参考信号之间的延迟，其中所述电路被配置成接收参考信号并基于所接收的参考信号生成输出信号，所述电路包括数字-时间转换器以及信号处理电路，所述信号处理电路耦合到所述数字-时间转换器并且被配置为生成从提供给所述信号处理电路的信号导出的经处理的信号，经处理的信号包括相对于提供给所述信号处理电路的信号的预定相位关系；以及
基于测量的延迟将所述数字-时间转换器的校准数据存储到存储器。
24.一种用于生成本地振荡器信号的方法，所述方法包括：
使用电路生成输出信号，所述电路被配置成接收参考信号并基于所接收的参考信号生成输出信号作为本地振荡器信号，所述电路包括数字-时间转换器和信号处理电路，所述信号处理电路耦合到数字-时间转换器并且被配置为生成从提供给所述信号处理电路的信号导出的经处理的信号，经处理的信号包括相对于提供给所述信号处理电路的信号的预定相位关系；以及
在所述本地振荡器信号的生成期间基于存储在存储器中的校准数据控制所述数字-时间转换器。
25.一种机器可读存储器，包括机器可读指令，当被执行时来实施如权利要求23和24中任一项所述的方法。
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