CN107579785A - 一种信号接收机扫频模式下的校准插值方法 - Google Patents

Abstract

本发明公开了一种信号接收机扫频模式下的校准插值方法，属于微波测试技术领域。本发明的数据传输只在开机初始化时传输一次，之后的每次扫频过程，都由硬件自身实现插值校准，响应速度大大提高，足以应对快速扫频场合；本发明所需要的资源耗费量很少，具有很强的工程实用性，以免出现使用硬件IP核资源不够的窘境；本发明兼顾了速度与资源量，使得速度不慢且资源量不多，是一种高效的平衡方案。

Description

一种信号接收机扫频模式下的校准插值方法

技术领域

本发明属于微波测试技术领域，具体涉及一种信号接收机扫频模式下的校准插值方法。

背景技术

由于信号接收机在整个宽频段上具有不同的频响特性，所以对每个频率点都要进行幅度校准，幅度校准的硬件电路实现如图1所示。通过改变可变增益放大器(VGA)的电压调节端的电压大小就能实现幅度调节，并且这种幅度调节通常都是线性的，即输入电压值与增益值呈线性关系；作用于AD的数字量都必须严格按照AD芯片的固有时序传达给AD芯片，这个时序控制是由FPGA产生的。而AD数字量的计算方法就涉及到本专利的核心内容，通过标准仪器在一些固定频率点上获得一组对应的AD数字量校准值，这些固定频率点等间隔分布，然后根据这些值，对其余频率点上的校准值进行线性插值处理，进而算出这些频率点下的数字校准值，线性插值算法如图2所示。已知x1，x2为频率值，y1，y2为对应的数字校准值，那么x3这个频率点下的数字校准值，线性插值计算公式为y3＝(y2-y1)/(x2-x1)*(x3-x1)+y1。

现有技术方案实现：

1、上位机软件计算数字校准值：

当信号接收机工作时，需要设置起始频率，终止频率，步进频率，对每个频率点都需要校准。软件根据原始校准数据，进行“软查表”，即按照线性插值公式计算得到扫频每个频率点的频率校准值，然后将这次扫频设置下的频率校准值写入FPGA，FPGA在各频率点下向AD发送对应的校准数据。每当扫频设置有变动，这个过程都要重复一次。

2、FPGA硬件IP核直接计算数字校准值：

这种方法思想与上位机软件计算方法思路一致，只不过是通过底层硬件来实现。首先，将原始校准数据写入FPGA，FPGA根据起止频率查表，然后进行每个步进点的插值数据计算。计算过程中调用FPGA内部乘除IP核，能快速实现插值算法，但这种实现方法的前提是在FPGA资源充裕的情况下，因为这种乘除IP核的使用将用掉FPGA的大量资源，如果资源紧张的情况下，将达不到预期目标。

现有的两种方案存在的缺点为：

1、上位机软件计算校准值：缺点是速度慢，耗时长。每次扫频，校准数据都要由上位机算出，然后传给底层硬件，这种上位机至底层硬件的数据传输，会造成耗时过长，在扫频时间要求比较高的场合将会凸显其弊端；

2、FPGA硬件乘除IP核计算校准值：缺点是资源耗费大，增加硬件成本。在实际工程中，特别是在硬件已经固定的情况下，FPGA的资源是有限的，后期的性能升级与维护将会增大FPGA的资源开销，很有可能会出现资源不足，如果更换新的FPGA势必将增加成本。

发明内容

针对现有技术中存在的上述技术问题，本发明提出了一种信号接收机扫频模式下的校准插值方法，设计合理，克服了现有技术的不足，具有良好的效果。

为了实现上述目的，本发明采用如下技术方案：

一种信号接收机扫频模式下的校准插值方法，采用FPGA和AD转换器，具体包括如下步骤：

步骤1：将原始校准数据写到底层FPGA的RAM中，作为整机参数初始化的一部分；

步骤2：当调用扫频功能时，每个频率点都需要校准数据的匹配写入，即进入到状态机环节；

步骤3：FPGA根据起始频率，进行除法运算，具体为起始频率除以校准基点固定跨度间隔L，商是起始频率落在第几个校准区间内，余数δ是离校准区间首基点的距离；

步骤4：根据起始频率落在哪个校准区间，就能得到RAM地址，FPGA读取校准区间首基点的校准值Cal1；

步骤5：FPGA读取后校准基点的校准值Cal2；

步骤6：根据公式(Cal1-Cal2)*δ/L+Cal1，进行先乘后除再加运算，起始频率的校准值为FreqCalValue；

步骤7：将FreqCalValue写入FPGA的AD转换器中，完成起始频率的校准；

步骤8：计算下一个频率校准值；

下一个δ值＝StepFreq+当前δ值，StepFreq为步进频率，判断下一个频率值与上次频率校准区间尾基点的大小；

若：判断结果是下一个频率值超过上次频率校准区间尾基点，即StepFreq+当前δ≥L，则说明下一个频率值已跨区间，然后进入等待校准信号到来；

或判断结果是下一个频率值没有超过上次频率校准区间尾基点，即StepFreq+当前δ＜L，则说明下一个频率值在区间内，则根据公式△＝(Cal1-Cal2)*StepFreq/L计算得到步进频率下所对应的校准值，即下一个FreqCalValue＝△+当前FreqCalValue，然后进入等待校准信号到来；

步骤9：非第一次校准请求信号一旦到来，如果下一个频率点落在区间外，则按照步骤3-步骤7计算；如果下一个频率点落在区间内，则直接将通过8步骤计算出的频率校准值FreqCalValue写入FPGA的AD转换器中；

步骤10：重复步骤8-9，直至所有的频率校准值计算完成。

优选地，在步骤3中，具体包括如下步骤：

步骤3.1：初始化域，赋0处理，并等待除法命令的到来，此处除法运算为n位二进制除法，即被除数diviend位宽n位，除数divisor位宽n位；

步骤3.2：除法命令到来，进行域赋值；被除数域位宽2n位，高n位用零填充，低n位是被除数diviend的n位值；除数域位宽n+1位，最高位置1，剩余n位为除数divisor的补码形式，循环计数加1开始；

步骤3.3：当循环计数等于1时，进入“循环除法”状态；计算循环域，循环域等于被除数域加上除数域的2n位延展即除数域的原n+1位为高位部分，低n-1位部分填0处理，如果循环域的计算结果的最高位是1，则被除数域左移一位，低位填0，作为下一次求和的被除数域；如果循环域的计算结果的最高位为0，则循环域左移一位，低位填1，作为下一次求和的被除数域；循环计数加1；

步骤3.4：若循环计数≤n，则重复步骤3.3；若循环计数＞n，则跳出循环，除法结束，商为被除数域的低n位，余数为被除数域的高n位。

优选地，在步骤6中，具体包括如下步骤：

步骤6.1：初始化域，赋0处理，并等待乘法命令的到来，乘法运算为m*n位二进制乘法，即被乘数multed1位宽m位，乘数multed2位宽n位；

步骤6.2：乘法命令到来，进行域赋值；被乘数域位宽m+n位，高n位用零填充，低m位是被乘数multed1的m位值；乘数域位宽n位，即乘数multed2的n位；积域m+n位，赋值为0；循环计数加1开始；

步骤6.3：当循环计数等于1时，即进入“循环乘法”状态；计算积域，如果乘数域的最低位为1，则积域等于上次积域+被乘数域；如果乘数域的最低位为0，则积域等于上次积域；乘数域右移一位作为下一次的乘数域；被乘数域左移一位，低位填0作为下一次的被乘数域；循环计数加1；

步骤6.4：若循环计数≤n，重复步骤6.3；若循环计数＞n，则跳出循环，乘法结束，积为最后一次的积域。

本发明所带来的有益技术效果：

上位机软件计算校准值方法，每次扫频过程都需要频繁写入校准值，时间大部分损耗在软件与硬件的数据传输通道上，在快速扫频的应用场合下，软件方法速度上不足就会显现出来，本发明的数据传输只在开机初始化时传输一次，之后的每次扫频过程，都由硬件自身实现插值校准，响应速度大大提高，足以应对快速扫频场合；

FPGA的资源是有限的，乘除法硬件IP核虽然会有速度上的优势，但是其耗费的资源量也是巨大的，而资源量的激增将会带来FPGA价格成本的提高；在实际工程中，特别是针对现有产品，如何在不改变硬件电路的基础上实现性能升级，因为本发明所需要的资源耗费量很少，所以具有很强的工程实用性，以免出现使用硬件IP核资源不够的窘境；

本发明兼顾了速度与资源量，使得速度不慢且资源量不多，是一种高效的平衡方案。

附图说明

图1为幅度校准原理框图。

图2为线性插值原理框图。

图3为FPGA线性插值校准方法状态机图。

图4为FPGA除法状态机图。

图5为FPGA乘法状态机图。

具体实施方式

下面结合附图以及具体实施方式对本发明作进一步详细说明：

在信号接收机扫频模式下，本发明提出了一种高效插值方法用于幅度校准，很好地解决了上位机软件计算耗时长，硬件IP核资源耗费大等缺点，使时间与耗费之间达到一种平衡的高效，整体技术方案如图3所示。

FPGA线性插值校准方法状态详细过程分步阐述：

步骤1：原始校准数据在开机时就写到底层FPGA的RAM中，作为整机参数初始化的一部分；

步骤2：当调用扫频功能时，每个频率点都需要校准数据的匹配写入，即进入到图3所示的状态机环节；

步骤3：FPGA根据起始频率，进行除法运算，具体为起始频率除以校准基点固定跨度间隔L，商是起始频率落在第几个校准区间内，余数δ是离校准区间首基点的距离；

步骤4：根据起始频率落在哪个校准区间，就能得到RAM地址，FPGA读取校准区间首基点的校准值Cal1；

步骤5：FPGA读取后校准基点的校准值Cal2；

步骤6：根据公式(Cal1-Cal2)*δ/L+Cal1，进行先乘后除再加运算，起始频率的校准值为FreqCalValue；

步骤7：将FreqCalValue写入FPGA的AD转换器中，完成起始频率的校准；

步骤8：计算下一个频率校准值；

下一个δ值＝StepFreq+当前δ值，StepFreq为步进频率，判断下一个频率值与上次频率校准区间尾基点的大小；

若：判断结果是下一个频率值超过上次频率校准区间尾基点，即StepFreq+当前δ≥L，则说明下一个频率值已跨区间，然后进入等待校准信号到来；

或判断结果是下一个频率值没有超过上次频率校准区间尾基点，即StepFreq+当前δ＜L，则说明下一个频率值在区间内，则根据公式△＝(Cal1-Cal2)*StepFreq/L计算得到步进频率下所对应的校准值，即下一个FreqCalValue＝△+当前FreqCalValue，然后进入等待校准信号到来；

步骤9：非第一次校准请求信号一旦到来，如果下一个频率点落在区间外，则按照步骤3-步骤7计算；如果下一个频率点落在区间内，则直接将通过8步骤计算出的频率校准值FreqCalValue写入FPGA的AD转换器中；

步骤10：重复步骤8-9，直至所有的频率校准值计算完成。

以上，就是整个FPGA校准插值状态机的具体实现。

在步骤3中，除法实现步骤，结合图4详细阐述：

步骤3.1：初始化域，赋0处理，并等待除法命令的到来，此处除法运算为n位二进制除法，即被除数diviend位宽n位，除数divisor位宽n位；

步骤3.2：除法命令到来，进行域赋值；被除数域位宽2n位，高n位用零填充，低n位是被除数diviend的n位值；除数域位宽n+1位，最高位置1，剩余n位为除数divisor的补码形式，循环计数加1开始；

步骤3.3：当循环计数等于1时，进入“循环除法”状态；计算循环域，循环域等于被除数域加上除数域的2n位延展即除数域的原n+1位为高位部分，低n-1位部分填0处理，如果循环域的计算结果的最高位是1，则被除数域左移一位，低位填0，作为下一次求和的被除数域；如果循环域的计算结果的最高位为0，则循环域左移一位，低位填1，作为下一次求和的被除数域；循环计数加1；

步骤3.4：若循环计数≤n，则重复步骤3.3；若循环计数＞n，则跳出循环，除法结束，商为被除数域的低n位，余数为被除数域的高n位。

在步骤6中，乘法实现步骤，结合图5详细阐述：

步骤6.1：初始化域，赋0处理，并等待乘法命令的到来，乘法运算为m*n位二进制乘法，即被乘数multed1位宽m位，乘数multed2位宽n位；

步骤6.2：乘法命令到来，进行域赋值；被乘数域位宽m+n位，高n位用零填充，低m位是被乘数multed1的m位值；乘数域位宽n位，即乘数multed2的n位；积域m+n位，赋值为0；循环计数加1开始；

步骤6.3：当循环计数等于1时，即进入“循环乘法”状态；计算积域，如果乘数域的最低位为1，则积域等于上次积域+被乘数域；如果乘数域的最低位为0，则积域等于上次积域；乘数域右移一位作为下一次的乘数域；被乘数域左移一位，低位填0作为下一次的被乘数域；循环计数加1；

步骤6.4：若循环计数≤n，重复步骤6.3；若循环计数＞n，则跳出循环，乘法结束，积为最后一次的积域。

应用于信号机扫频模式下幅度校准的线性插值方法，原始校准数据只向硬件写一次，存于FPGA中的校准RAM中；

在校准插值算法控制中，大大减少了乘除法的运算量，每个频率校准区间内最多只计算3次除法，2次乘法。

利用硬件描述语言(HDL)综合实现乘除法状态机，而非调用硬件乘除法IP核。

相对于上位机软件计算校准值方法，本发明的优势是速度。由于软件方法，每次扫频过程都需要频繁写入校准值，时间大部分损耗在软件与硬件的数据传输通道上，在快速扫频的应用场合下，软件方法速度上不足就会显现出来，但是通过本发明，数据传输只在开机初始化时传输一次，之后的每次扫频过程，都由硬件自身实现插值校准，响应速度大大提高，足以应对快速扫频场合；

相对于FPGA硬件乘除IP核计算校准值方法，本发明的优势是FPGA的资源耗费量。在一个设计中，FPGA的资源是有限的，乘除法硬件IP核虽然会有速度上的优势，但是其耗费的资源量也是巨大的，而资源量的激增将会带来FPGA价格成本的提高；在实际工程中，特别是针对现有产品，如何在不改变硬件电路的基础上实现性能升级，因为本发明所需要的资源耗费量很少，所以具有很强的工程实用性，以免出现使用硬件IP核资源不够的窘境；

本发明兼顾了速度与资源量，使得速度不慢且资源量不多，是一种高效的平衡方案。

当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (3)

1.一种信号接收机扫频模式下的校准插值方法，其特征在于：采用FPGA和AD转换器，具体包括如下步骤：

步骤1：将原始校准数据写到底层FPGA的RAM中，作为整机参数初始化的一部分；

步骤2：当调用扫频功能时，每个频率点都需要校准数据的匹配写入，即进入到状态机环节；

步骤3：FPGA根据起始频率，进行除法运算，具体为起始频率除以校准基点固定跨度间隔L，商是起始频率落在第几个校准区间内，余数δ是离校准区间首基点的距离；

步骤4：根据起始频率落在哪个校准区间，就能得到RAM地址，FPGA读取校准区间首基点的校准值Cal1；

步骤5：FPGA读取后校准基点的校准值Cal2；

步骤6：根据公式(Cal1-Cal2)*δ/L+Cal1，进行先乘后除再加运算，起始频率的校准值为FreqCalValue；

步骤7：将FreqCalValue写入FPGA的AD转换器中，完成起始频率的校准；

步骤8：计算下一个频率校准值；

下一个δ值＝StepFreq+当前δ值，StepFreq为步进频率，判断下一个频率值与上次频率校准区间尾基点的大小；

若：判断结果是下一个频率值超过上次频率校准区间尾基点，即StepFreq+当前δ≥L，则说明下一个频率值已跨区间，然后进入等待校准信号到来；

或判断结果是下一个频率值没有超过上次频率校准区间尾基点，即StepFreq+当前δ＜L，则说明下一个频率值在区间内，则根据公式△＝(Cal1-Cal2)*StepFreq/L计算得到步进频率下所对应的校准值，即下一个FreqCalValue＝△+当前FreqCalValue，然后进入等待校准信号到来；

步骤9：非第一次校准请求信号一旦到来，如果下一个频率点落在区间外，则按照步骤3-步骤7计算；如果下一个频率点落在区间内，则直接将通过8步骤计算出的频率校准值FreqCalValue写入FPGA的AD转换器中；

步骤10：重复步骤8-9，直至所有的频率校准值计算完成。

2.根据权利要求1所述的信号接收机扫频模式下的校准插值方法，其特征在于：在步骤3中，具体包括如下步骤：

步骤3.1：初始化域，赋0处理，并等待除法命令的到来，此处除法运算为n位二进制除法，即被除数diviend位宽n位，除数divisor位宽n位；

步骤3.2：除法命令到来，进行域赋值；被除数域位宽2n位，高n位用零填充，低n位是被除数diviend的n位值；除数域位宽n+1位，最高位置1，剩余n位为除数divisor的补码形式，循环计数加1开始；

步骤3.3：当循环计数等于1时，进入“循环除法”状态；计算循环域，循环域等于被除数域加上除数域的2n位延展即除数域的原n+1位为高位部分，低n-1位部分填0处理，如果循环域的计算结果的最高位是1，则被除数域左移一位，低位填0，作为下一次求和的被除数域；如果循环域的计算结果的最高位为0，则循环域左移一位，低位填1，作为下一次求和的被除数域；循环计数加1；

步骤3.4：若循环计数≤n，则重复步骤3.3；若循环计数＞n，则跳出循环，除法结束，商为被除数域的低n位，余数为被除数域的高n位。

3.根据权利要求1所述的信号接收机扫频模式下的校准插值方法，其特征在于：在步骤6中，具体包括如下步骤：

步骤6.1：初始化域，赋0处理，并等待乘法命令的到来，乘法运算为m*n位二进制乘法，即被乘数multed1位宽m位，乘数multed2位宽n位；

步骤6.2：乘法命令到来，进行域赋值；被乘数域位宽m+n位，高n位用零填充，低m位是被乘数multed1的m位值；乘数域位宽n位，即乘数multed2的n位；积域m+n位，赋值为0；循环计数加1开始；

步骤6.3：当循环计数等于1时，即进入“循环乘法”状态；计算积域，如果乘数域的最低位为1，则积域等于上次积域+被乘数域；如果乘数域的最低位为0，则积域等于上次积域；乘数域右移一位作为下一次的乘数域；被乘数域左移一位，低位填0作为下一次的被乘数域；循环计数加1；

步骤6.4：若循环计数≤n，重复步骤6.3；若循环计数＞n，则跳出循环，乘法结束，积为最后一次的积域。