CN104937428A - 嵌入式测试器 - Google Patents

嵌入式测试器 Download PDF

Info

Publication number
CN104937428A
CN104937428A CN201480004919.6A CN201480004919A CN104937428A CN 104937428 A CN104937428 A CN 104937428A CN 201480004919 A CN201480004919 A CN 201480004919A CN 104937428 A CN104937428 A CN 104937428A
Authority
CN
China
Prior art keywords
test
tester
agreement
generator
controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480004919.6A
Other languages
English (en)
Other versions
CN104937428B (zh
Inventor
乔舒亚·马松·费里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teradyne Inc
Original Assignee
Teradyne Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teradyne Inc filed Critical Teradyne Inc
Publication of CN104937428A publication Critical patent/CN104937428A/zh
Application granted granted Critical
Publication of CN104937428B publication Critical patent/CN104937428B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/03—Protocol definition or specification 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Data Mining & Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Security & Cryptography (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种待测设备上用于测试待测设备的部件电路的测试器，所述测试器包括：逻辑器，所述逻辑器通过固件配置以实施测试电路，所述测试电路包括：协议发生器，所述协议发生器可被配置为生成协议；模式发生器，所述模式发生器可被配置为提供可根据所述协议中的一个或多个进行驱动的测试模式；和系统控制器，所述系统控制器用于响应于程序输入来选择用以测试所述部件电路的测试模式和协议。

Description

嵌入式测试器
技术领域
本专利申请整体涉及可配置的嵌入式测试器。
背景技术
自测试可包括在设备上并入测试系统，在本文中称为“嵌入式测试器”。嵌入式测试器可用于测试设备的任何合适的结构和/或功能。
可通过配置/重新配置板载逻辑器来将嵌入式测试器并入设备，诸如印刷电路板组件(PCBA)。通过此类过程，逻辑器实质上成为能够测试设备的微型测试器。在涉及可编程逻辑器的情况下，此过程始于专用测试固件重写设备的任务模式固件。然后执行测试，并且逻辑器恢复至其初始任务模式配置。
发明内容
一般来讲，在一个方面，待测设备上用于测试待测设备的部件电路的测试器包括逻辑器，该逻辑器通过固件被配置为实施测试电路，该测试电路包括：协议发生器，其可被配置为生成协议；模式发生器，其可被配置为提供可根据协议中的一个或多个进行驱动的测试模式；和系统控制器，其用于响应于程序输入来选择用以测试部件电路的测试模式和协议。
本发明的具体实施可包括下列特征中的一者或多者。在一些具体实施中，测试器还包括模式控制器，其用于(i)控制到部件电路的输出的驱动，该输出基于所选择的模式和所选择的协议，以及用于(ii)响应于该输出接收来自部件电路的测试结果。在其他具体实施中，系统控制器被配置为接收程序输入，以根据程序输入来生成一个或多个命令，以及将该一个或多个命令发送到模式控制器；其中模式控制器响应于该一个或多个命令根据所选择的模式和所选择的协议来生成输出。在另外的其他具体实施中，模式控制器包括矢量控制器，其被配置为改变所选择的模式和所选择的协议。
在另外的其他具体实施中，测试器包括时钟发生器以提供时钟信息；其中系统控制器被配置为向时钟发生器请求时钟信息以及从时钟发生器接收时钟信息，并且影响测试信号的边沿布置。在一些具体实施中，系统控制器可被配置为更改时钟信息以及将所更改的时钟信息输出到测试器的一个或多个部件。在其他具体实施中，系统控制器可被配置为生成用于测试器的多个测试端口。
在其他具体实施中，系统控制器可被配置为通过多次复制测试端口(包括其部件)来生成测试端口的数量。在另外的其他具体实施中，每个测试端口包括：驱动器，其用于驱动到部件电路的输出；接收器，其用于接收响应；和触发检测器，其用于识别响应的特征以及在检测到特征之后输出信号。在另外的其他具体实施中，每个测试端口还包括：端口控制器，其响应于系统控制器以影响对来自驱动器的输出的驱动。在一些具体实施中，测试器包括模式存储器，可通过信息配置该模式存储器以控制输出中的模式矢量的重复。
在另外的其他具体实施中，逻辑器包括现场可编程门阵列(FPGA)或专用集成电路(ASIC)中的一者。在一些具体实施中，系统控制器可被配置为检测DUT的协议以及选择对应于DUT的协议的协议。在另外的其他具体实施中，待测设备包括使用不同的通信协议来工作的部件电路；并且其中测试电路可被配置为测试部件电路中的至少一个。在另外的其他具体实施中，模式发生器可被配置为提供先前生成的可作为测试器刺激来施加的测试矢量；或者其中模式发生器可被配置为提供动态生成的测试矢量。在一些具体实施中，测试器嵌入在待测设备中，并且可被配置为使用不同的协议来测试待测设备的多个电路部件。
在本公开的又一个方面，配置待测设备上的测试器以测试待测设备的部件电路的方法包括通过固件配置逻辑器以实施测试电路，该测试电路包括：协议发生器，其可被配置为生成协议；模式发生器，其可被配置为提供可根据协议中的一个或多个进行驱动的测试模式；和系统控制器，其用于响应于程序输入来选择用以测试部件电路的测试模式和协议。
本发明的具体实施可包括下列特征中的一者或多者。在一些具体实施中，测试电路包括输出控制器，其用于(i)控制到部件电路的输出的驱动，该输出基于所选择的模式和所选择的协议，以及用于(ii)响应于该输出接收来自部件电路的测试结果。在其他具体实施中，该方法还包括防止任务代码被加载到装置上的逻辑器中，该任务代码用于使装置执行测试之外的功能；其中配置逻辑器包括通过固件配置逻辑器。
在本公开的又一个方面，一个或多个机器可读介质存储用于执行操作的可执行指令，所述操作包括：通过固件配置逻辑器以实施测试电路，所述测试电路包括：协议发生器，其可被配置为生成协议；模式发生器，其可被配置为提供可根据协议中的一个或多个进行驱动的测试模式；和系统控制器，其用于响应于程序输入来选择用以测试部件电路的测试模式和协议；其中测试电路为待测设备上的测试器的一部分，该测试器用于测试待测装置的部件电路。本发明的此方面的具体实施可包括前述特征中的一者或多者。
可将包括在发明内容部分中的本文所述特征中的任意两者或更多者相结合以形成本文未具体描述的实施例。
上述全部或部分内容可被实现为由指令构成的计算机程序产品，所述指令存储在一个或多个非暂态机器可读存储介质上，并可在一个或多个处理设备上执行。上述全部或部分内容可被实现为装置、方法或系统，其可包括一个或多个处理设备以及存储用于实现功能的可执行指令的存储器。
附图和以下具体实施方式阐述了一个或多个例子的细节。根据说明书、附图和权利要求书，其他特征、方面和优点将变得清楚。
附图说明
图1为示例性嵌入式测试器的框图。
图2为用于使用嵌入式测试器的示例性过程的流程图。
图3为框图，示出了可使用嵌入式测试器进行测试的示例性测试系统。
具体实施方式
本文描述了可用于测试各种类型的设备或系统的嵌入式测试器的示例性具体实施。该示例性具体实施在自动测试设备(ATE)的背景下描述。在该示例中，ATE或其部件电路为待测设备(DUT)。然而，本文所述的示例性嵌入式测试器并不局限于在ATE背景下使用。相反，可将此类系统并入任何合适的设备中。例如，可将嵌入式测试器并入芯片组、印刷电路板组件(PCBA)、诸如蜂窝电话、平板电脑等的设备或系统，或包含待测部件的任何其他合适的设备。
图1示出了嵌入式测试器10的示例性具体实施，该嵌入式测试器被编程到待测系统的FPGA 12中。示例性嵌入式测试器10包括但不限于：设备接口14、系统控制器16、时钟发生器18、模式发生器20、协议发生器22、模式控制器24和测试端口控制电路26。这些特征的示例在下文描述。
系统控制器16包含命令路由器(未示出)，其用于接收和路由用户(例如，测试工程师)发出的指令。这些指令可通过设备接口14接收，并且可提供与待执行的测试的类型有关的信息。指令可以是特定于设备的。对于测试协议，示例性指令集可指定：引脚功能设置，包括用于嵌入式测试器的多个测试引脚；触发定义，包括用于触发对接收自待测设备(DUT)的数据的识别的信息(在该示例中，嵌入式测试器的DUT为其内嵌入该测试器的系统，或该系统的部件电路)；模式数据和控制信息，包括用于选择测试模式/模式发生器以及用于修改测试模式的信息；捕集结果和通过/失败数据，包括判定测试通过或失败的依据的信息；仪器状态，包括监视状态和执行状态；和时钟配置，包括时钟的可配置(例如，可编程)属性，诸如频率。可将该信息与本文未描述的其他信息一起编程到嵌入式测试器的各个元件中，以便实施测试协议。
模式控制器24包括存储器和用于在测试期间模式部署的执行引擎两者。在示例性具体实施中，模式控制器24接收来自系统控制器16的模式和模式调节数据或经由系统控制器16接收模式和模式调节数据，并且将这些模式输出到DUT。模式控制器24还经由测试端口控制电路26接收来自DUT的测试结果，并且将这些测试结果输出到系统控制器16。
模式控制器24包括存储器元件，包括信道RAM 28、结果RAM 30和模式RAM 32。存储器元件可以基于FPGA的内部RAM块，并且存储用于输入测试模式(也称为测试矢量)的驱动和控制数据。结果RAM30存储来自DUT的所捕集的响应以及通过/失败信息。信道RAM28存储将被驱动到DUT的模式(例如，数据)，该模式用以测试DUT。模式RAM 32存储用于在测试期间定序的数据。例如，模式RAM 32保留用于循环测试模式的指令。可以执行这些指令以在输出刺激和接收对刺激的响应之后重复某些模式。模式RAM和信道RAM中的信息是可编程的。
矢量控制器34可被配置为在测试期间控制模式突发的总体执行。在操作中，矢量控制器34以由用户限定的速度从信道RAM 28和模式RAM 32中读取命令和模式指令。引脚状态被发送到测试端口控制电路26中的内部测试引脚，该测试端口控制电路驱动和监测DUT的所得响应。基于用户的模式控制要求，矢量控制器34可被配置为在捕集和存储测试结果时循环通过适当的信道状态来进行测试。模式RAM 32中的指令可用于实施此循环。矢量控制器34还从测试端口控制电路26接收测试结果，将测试结果存储在结果RAM30中，并且使测试结果可用于(例如，将其提供到)系统控制器16。
测试端口控制电路26包括各个引脚逻辑器和仪器以及触发控制。在示例性具体实施中，测试端口控制电路26包括仪器控制器36和触发控制器38。仪器控制器36通过电路元件40控制将输出驱动器打开/关闭的时序，并且响应于来自系统控制器16的指令。触发控制器38指示有哪些来自测试引脚的数据构成了有效的测试结果数据(如相对于噪声等)。例如，触发控制器38针对某些事件监测从DUT接收的测试结果数据，诸如高电平、低电平、高电平和低电平的模式、上升沿、下降沿等。具有这些事件中的一个或多个的测试结果数据被模式控制器视为有效的测试结果数据。在一些具体实施中，触发控制器38被配置为检测信号电平高事件、电平低事件、上升沿事件和下降沿事件。每个触发事件都可被用户编程到触发控制器中，从而允许用户灵活地监测和驱动测试数据。另外，可存在可连接到矢量控制器34的两条触发总线，从而允许根据通过测试引脚和分配的触发控制检测的事件进行有条件的操作。
测试引脚42控制在检测到事件时所驱动/三态化的内容并断言触发线路。测试引脚的数量是可配置的。例如，可响应于来自用户的输入而将多个测试引脚在嵌入式测试器中实例化。在一些具体实施中，可针对每个嵌入式测试器实例化多个数量的测试端口(包括测试引脚)，例如，可在构建嵌入式系统期间通过某个变量扩展所述数量。然而，在其他具体实施中，可以实例化任何合适数量的测试引脚。
在一些具体实施中，测试引脚42可包括控制器44，该控制器响应于仪器控制器36以控制来自测试引脚的输出的驱动。驱动器46将测试模式驱动到UUT；接收器48接收来自UUT的测试结果数据；触发检测器50响应于触发控制以在每当测试结果数据具有特定特性时生成信号，并且包括电路元件40(诸如放大器、缓冲器等)，测试数据通过该电路元件输出到UUT。为了接收测试结果数据，示例性嵌入式测试器可被配置为实施直接捕集或窗口捕集。对于直接捕集而言，在单个时钟边沿上对输入进行采样。对于窗口捕集而言，在一个时钟边沿(“打开窗口”)并且再次在另一个时钟边沿(“关闭窗口”)处对输入进行采样。可使用触发控制器来执行采样。如果两个采样时间处的值不相同，则模式控制器将把此次捕集记录为失败。这额外确保了所捕集测试结果数据的稳定性和可靠性。如果两个采样时间处的值相同(或在公差内)，则模式控制器将样本识别为有效测试数据。
在一些具体实施中，可对信号边沿布置进行灵活处理。例如，系统控制器16可被配置为调节测试器时钟中任一者的相位。如果需要从一个电路到下一个电路之间存在偏差或延迟，则调用指令以实施此偏差或延迟。可以调节相位以影响测试信号的边沿布置。
虽然可被编程到FPGA中的测试引脚/信道的速度和数量没有理论上的限制，但存在基于FPGA的大小和复杂性的限制。为了实现信令，嵌入式测试引脚可以在FPGA的内部多路复用。因此，相对小的嵌入式测试器可以集成在FPGA中，但相对宽的矩阵可以将测试模式路由到几乎任何合适的外部引脚。由于FPGA中的时钟的相位可被调节，因此可以补偿所得的路由延迟。如果需要高速应用，可采用片上DDR(双倍数据速率)和SerDes元件来增加UUT经历的模式速率。
系统控制器16可以接收来自时钟发生器18的时钟信号。可对时钟发生器18进行编程以调节时钟边沿并适时地移动时钟边沿。系统控制器16可基于从时钟发生器接收的时钟信号来为驱动测试模式和接收测试模式两者调节时钟。如上所述，系统控制器16可以根据来自用户的编程输入或自动基于系统控制器运行的指令来调节该时钟信号。对于驱动测试模式和接收测试模式两者而言，时钟信号均为可调节的。在一些具体实施中，在刺激(驱动)侧，驱动器可在断言时钟上输出某些状态(逻辑0、1、和高阻抗(z))，然后在返回时钟上返回到预定义状态。在一些具体实施中，返回状态选项为返回到1、返回到0、返回到补码、返回到关、以及无。
示例性嵌入式测试器对于全速测试而言可为动态的。因此，执行测试的用户(例如，测试工程师)可以设置嵌入式测试器，而不需要相关的指令上载时间，然后简单地执行模式设置。模式控制器24控制其余的功能。另外，可将监视系统并入嵌入式测试器以允许用户解决可由制造或操作缺陷而引起的问题。这种监视可以是可编程的并且可作为要测试的元件被包括在内。
由于示例性嵌入式系统在待测试的设备(例如，ATE)内，因此可以更改其逻辑接口以匹配测试设置。包括在FPGA中的IEEE 1149.1测试访问端口可被测试程序用于命令和控制嵌入式测试器。然而，在示例性具体实施中，任何协议诸如I2C、SPI、UART等等都可用于控制嵌入式测试器。可通过设备接口14来执行控制。
示例性嵌入式测试器10可包括一个或多个模式发生器20。模式发生器20被配置为生成用于测试DUT的测试模式。例如，模式发生器可被编程为生成自定义测试模式，或其可被硬编码为生成预定义测试模式。在一些具体实施中，模式发生器20为驻留在嵌入式测试器内的引擎以有利于自动测试开发。模式发生器可使用可随后作为测试协议的一部分而执行的测试模式来填充嵌入式测试器。模式发生器可包括但不限于以下发生器和引擎：伪随机模式发生器、多单输入签名发生器、格雷码和正弦表模式发生器、存储器运行过程模式发生器、棋盘/遍历-1/遍历-0发生器，以及CRC(循环冗余校验)引擎。在通过输入设置模式发生器参数的情况下，可针对DUT测试应用生成较大数量的测试模式。
在一些具体实施中，模式发生器20是预定义的，并且实施上述模式中的一个或多个。在操作中，系统控制器16可以接收来自设备接口14的程序输入，基于该输入选择模式发生器，并且接收来自所选模式发生器的一个或多个模式。系统控制器16可以接收这些模式，将这些模式按原样传输到模式控制器24，或在输出到模式控制器之前修改模式。可以根据程序输入来修改模式。
在一些具体实施中，用户可以对测试模式编程以便用于测试系统控制器中的DUT(例如，并且不使用来自模式发生器的测试模式)。如上所述，用户也可通过适当地对系统控制器编程来调节由模式发生器提供的测试模式。在一些具体实施中，用户可以将来自系统控制器中不同模式发生器的测试模式进行组合，以产生新的测试模式。
嵌入式测试器10可以包括一个或多个协议发生器22。协议发生器22可被配置为根据从测试电路驱动到部件电路的测试模式来指定协议。更具体地讲，这些协议发生器可以针对具体的通信协议。协议发生器22可用于生成数据以使用以下协议中的一个或多个来实施测试：串行总线协议，诸如I2C、SPI、MicrowireTM、JTAG和UART；并行总线协议，用于例如商用存储器部件和非存储器DDR设备的那些；涉及FFT和FIR的数字信号处理协议；加密/解密引擎和其他编解码器；以及自定义部件，其可基于需求来开发。
在一些具体实施中，协议发生器被编程为生成自定义(用户定义的)协议。在一些具体实施中，协议发生器是预定义的，并且实施上述协议中的一个或多个。在操作中，系统控制器16可以接收来自设备接口14的程序输入，基于该输入选择协议发生器，并且接收识别来自所选模式发生器的一个或多个协议的数据。系统控制器16可以接收识别协议的数据，将识别协议的数据按原样传输到模式控制器24(其修改模式以适合于所接收的协议)，或在输出到模式控制器之前修改协议，并且将用于所修改协议的数据输出到模式控制器(其修改模式以适合于所修改的协议)。可以根据程序输入来修改协议。
在一些具体实施中，嵌入式测试器具有协议感知性。例如，系统控制器可将数据输出到正由嵌入式测试器测试的DUT，以识别该设备所使用的通信协议。可基于设备的响应来选择合适的协议发生器。如果协议发生器对于设备所识别的协议不可用，则系统控制器可被编程为作为协议生成电路工作，从而生成合适的协议。在一些具体实施中，也可使用协议生成电路对其中嵌入式系统已经过配置的FPGA(或其他逻辑器)编程。可用于示例性嵌入式系统的示例性协议生成电路在美国专利No.8,195,419中有所描述，该专利的内容据此以引用方式并入本专利申请，如同在文本中全面阐释那样。
在嵌入式系统工作期间，存在可供系统控制器和/或模式发生器使用以开发测试模式的许多引脚代码。此类引脚代码的示例在下表1中示出：
表1
连同模式数据，可以通过包括条件元件来动态更改执行步骤。用于更改执行步骤的可行操作列于下表2中：
开始循环 开始计数循环 结束循环 跳至矢量
开始重复 开始重复计数 停止 无
表2
对于测试执行而言，加速模式加载的一种方法为使用“严格编码”的用户模式数据。在实施内部块存储器的许多FPGA系列中，FPGA设计师可包括将对用户RAM进行预编程的表。嵌入FPGA的嵌入式测试器可通过在开发FPGA配置文件时预先加载最终测试模式来利用这一点。因此，在加载测试固件时，不仅准备运行嵌入式测试器，而且提供可以执行的完整测试套件。然而，由于仍然是在RAM中实施，因此测试工程师可以加载新的模式集合以满足不断变化的生产策略的需要。
在一些具体实施中，可以限制可用于固件应用的内部存储器的数量。这继而可以限制可以在同一时间存储在嵌入式测试器中的测试模式的数量。然而，如果存在连接到FPGA的外部存储器，则嵌入式测试器可以利用该存储器存储测试模式的一个或多个块以供今后使用。
在一些具体实施中，示例性嵌入式测试器可包括通用逻辑分析仪，其包括图形用户界面和对应的底层代码。通用逻辑分析仪允许板上的任何FPGA成为用于测试的快速调试仪器。可以实施另外的实用程序将模式的简单电子表格转变成可部署的测试集合。
参见图2，过程200被示出为使用本文所述的示例性嵌入式测试器来测试系统(或任何合适的设备)。根据过程200，如果在目标是供嵌入式测试器使用的FPGA中存在用于系统的任务代码，则从系统上的FPGA(或任何其他可编程逻辑器)中将用于系统的任务代码移除(201)。如上所述，任务代码用于使系统执行除测试系统的部件电路之外的功能。FPGA中存储的代码可允许任务代码被重写。
通过固件对FPGA进行编程(202)以实施本文所述的示例性嵌入式测试器。如上所述，在FPGA中实施的示例性嵌入式测试器可包括但不限于以下特征：模式发生器，其用于提供测试模式；协议发生器，其用于根据从测试电路驱动到部件电路的测试模式来提供协议；系统控制器，其用于响应于程序输入来选择用以测试部件电路的测试模式和协议；和输出控制器，其用于(i)控制到部件电路的输出的驱动，其中该输出基于所选择的模式和所选择的协议，以及用于(ii)响应于该输出接收来自部件电路的测试结果。
根据过程200，使用嵌入式测试器来测试(203)设备(在这种情况下为系统)。之后，将初始任务代码加载(204)到FPGA而不是嵌入式测试器中。FPGA中存储的代码可将任务代码加载到FPGA后续测试中，或FPGA外部的处理设备可以将任务代码加载到FPGA后续测试中。
现在参见图3，该图示出了系统(测试系统300)的示例，该系统包含可在其上对本文所述的嵌入式测试器进行编程的逻辑器。图3示出了用于测试待测单元(UUT)UUT 301的示例性系统300。测试系统300包括测试器302。为与测试器302进行交互，系统300包括通过网络连接306与测试器302连接的计算机系统305。计算机系统305可为与测试仪器上的计算电路进行交互的外部计算机。通常，计算机系统305向测试器302发送命令以启动用于测试UUT 301的例程和程序的执行。此类执行测试程序可启动测试信号的生成和将测试信号发送至UUT 301以及收集来自该DUT的响应。系统300可测试各种类型的UUT。例如，UUT可为航空电子设备、雷达、武器、半导体器件，等等。
为提供测试信号以及收集来自UUT的响应，经由合适的FPGA接口将测试器302连接到为UUT 301的内部电路提供接口的一个或多个连接器引脚或测试探针。为了进行示意性的说明，在该示例中，经由硬件连接将设备测试器302连接到UUT 301的连接器引脚以传送测试信号(至UUT 301的内部电路)。设备测试器302还响应于设备测试器302提供的测试信号来感测UUT 301处的信号。例如，可响应于测试信号而在UUT引脚处感测电压信号或电流信号。也可对UUT 301中包括的其他引脚上执行这种单端口测试。例如，测试器302可向其他引脚提供测试信号并收集通过导体(其传送所提供的信号)反射回去的关联信号。在一些示例中，通过收集反射信号，可将引脚的输入阻抗连同其他单端口测试量一起表征。在其他测试方案中，可将数字信号发送到UUT 301以存储在UUT 301上。存储后，可访问UUT 301以检索此存储数字值并将其发送到测试器302。然后可识别检索的数字值以确定是否在UUT 301上存储了正确的值。
除了执行单端口测量，设备测试器302还可执行双端口测试。例如，可将测试信号注入UUT 301上的引脚，并且可从UUT 301的一个或多个其他引脚收集响应信号。向设备测试器302提供此响应信号以确定量，诸如增益响应、相位响应和其他吞吐量测量量。
本文所述的嵌入式测试器或其各个特征在本文中可至少部分地经由计算机程序产品来实现，例如，有形地内嵌在一个或多个信息载体中(如，一个或多个有形的非暂态机器可读存储介质中)，由数据处理装置(如，一个或多个可编程处理器、计算机或多个计算机)执行或控制所述数据处理装置的操作以对逻辑器件进行编程的计算机程序。
计算机程序可采用任何形式的编程语言编写，包括编译或解释语言，并且其可被以任何形式配置，包括作为独立程序或作为模块、部件、子程序或适用于计算环境中的其他单元。计算机程序可被部署在一台计算机上或者在一个站点或分布在多个站点并且通过网络互连的多台计算机上执行。
与实现所述嵌入式测试器相关的动作可通过一个或多个可编程处理器进行，所述可编程处理器执行一个或多个计算机程序来完成校准过程的功能。全部或部分嵌入式测试器可在专用逻辑电路上实施，例如FPGA(现场可编程逻辑门阵列)和/或ASIC(专用集成电路)。
适用于计算机程序执行的处理器包括(举例来说)通用和专用微处理器两者，以及任何种类数字计算机的任何一个或多个处理器。通常，处理器将从只读存储区或随机存取存储区或这二者接收指令和数据。计算机(包括服务器)的元件包括用于执行指令的一个或多个处理器以及用于存储指令和数据的一个或多个存储区装置。通常，计算机还将包括(或者可操作地连接以从其接收数据或向其传输数据或这二者)一个或多个机器可读存储介质，诸如用于存储数据的大容量存储装置，如，磁盘、磁光盘或光盘。适于收录计算机程序指令和数据的机器可读存储介质包括所有形式的非易失性存储区，包括(以举例的方式)半导体存储区装置，如，EPROM、EEPROM和快闪存储区装置；磁盘，如内部硬盘或可移除盘；磁光盘；以及CD-ROM和DVD-ROM盘。
本文所述的不同具体实施的元素可组合在一起以形成未在上面具体阐明的其他实施例。元素可被排除在本文所述的结构之外而不对其运行产生不利影响。此外，各单独元素可组合为一个或多个独立元素来执行本文所述的功能。
本文所述的不同具体实施的元素可组合在一起以形成未在上面具体阐明的其他具体实施。未在本文中具体描述的其他实现方式同样在以下权利要求书的范围内。

Claims (20)

1.一种待测设备上用于测试待测设备的部件电路的测试器，所述测试器包括：
逻辑器，所述逻辑器通过固件配置以实施测试电路，所述测试电路包括：
协议发生器，所述协议发生器可被配置为生成协议；
模式发生器，所述模式发生器可被配置为提供可根据所述协议中的一个或多个进行驱动的测试模式；以及
系统控制器，所述系统控制器用于响应于程序输入来选择用以测试所述部件电路的测试模式和协议。
2.根据权利要求1所述的测试器，还包括模式控制器，所述模式控制器用于(i)控制到所述部件电路的输出的驱动，所述输出基于所述所选择的模式和所述所选择的协议，以及用于(ii)响应于所述输出接收来自所述部件电路的测试结果。
3.根据权利要求1所述的测试器，其中所述系统控制器被配置为接收所述程序输入，以根据所述程序输入来生成一个或多个命令，以及将所述一个或多个命令发送到所述模式控制器；
其中所述模式控制器响应于所述一个或多个命令根据所述所选择的模式和所述所选择的协议来生成所述输出。
4.根据权利要求3所述的测试器，其中所述模式控制器包括矢量控制器，所述矢量控制器被配置为改变所述所选择的模式和所述所选择的协议。
5.根据权利要求3所述的测试器，还包括：
时钟发生器，所述时钟发生器用于提供时钟信息；
其中所述系统控制器被配置为向所述时钟发生器请求所述时钟信息以及从所述时钟发生器接收所述时钟信息，并且影响测试信号的边沿布置。
6.根据权利要求5所述的测试器，其中所述系统控制器可被配置为更改所述时钟信息以及将所述更改的时钟信息输出到所述测试器的一个或多个部件。
7.根据权利要求1所述的测试器，其中所述系统控制器可被配置为生成用于所述测试器的多个测试端口。
8.根据权利要求7所述的测试器，其中所述系统控制器可被配置为通过多次复制测试端口，包括其部件，来生成测试端口的数量。
9.根据权利要求7所述的测试器，其中每个测试端口包括：
驱动器，所述驱动器用于驱动到所述部件电路的所述输出；
接收器，所述接收器用于接收所述响应；以及
触发检测器，所述触发检测器用于识别所述响应的特征以及在检测到特征之后输出信号。
10.根据权利要求9所述的测试器，其中每个测试端口还包括：
端口控制器，所述端口控制器响应于所述系统控制器以影响对来自所述驱动器的所述输出的驱动。
11.根据权利要求1所述的测试器，还包括模式存储器，可通过信息配置所述模式存储器以控制所述输出中的模式矢量的重复。
12.根据权利要求1所述的测试器，其中所述逻辑器包括现场可编程门阵列(FPGA)或专用集成电路(ASIC)中的一者。
13.根据权利要求1所述的测试器，其中所述系统控制器可被配置为检测所述DUT的协议以及选择对应于所述DUT的协议的所述协议。
14.根据权利要求1所述的测试器，其中所述待测设备包括使用不同的通信协议来工作的部件电路；并且
其中所述测试电路可被配置为测试所述部件电路中的至少一个。
15.根据权利要求1所述的测试器，其中所述模式发生器可被配置为提供先前生成的可作为测试器刺激来施加的测试矢量；或者
其中所述模式发生器可被配置为提供动态生成的测试矢量。
16.根据权利要求1所述的测试器，其中所述测试器嵌入在所述待测设备中，并且可被配置为使用不同的协议来测试所述待测设备的多个电路部件。
17.一种配置待测设备上的测试器以测试所述待测设备的部件电路的方法，所述方法包括：
通过固件配置逻辑器以实施测试电路，所述测试电路包括：
协议发生器，所述协议发生器可被配置为生成协议；
模式发生器，所述模式发生器可被配置为提供可根据所述协议中的一个或多个进行驱动的测试模式；以及
系统控制器，所述系统控制器用于响应于程序输入来选择用以测试所述部件电路的测试模式和协议。
18.根据权利要求17所述的方法，其中所述测试电路包括输出控制器，所述输出控制器用于(i)控制到所述部件电路的输出的驱动，所述输出基于所述所选择的模式和所述所选择的协议，以及用于(ii)响应于所述输出接收来自所述部件电路的测试结果。
19.根据权利要求17所述的方法，还包括：
防止任务代码被加载到所述装置上的逻辑器中，所述任务代码用于使所述装置执行测试之外的功能；
其中配置所述逻辑器包括通过所述固件配置所述逻辑器。
20.一个或多个机器可读介质存储用于执行操作的可执行指令，所述操作包括：
通过固件配置逻辑器以实施测试电路，所述测试电路包括：
协议发生器，所述协议发生器可被配置为生成协议；
模式发生器，所述模式发生器可被配置为提供可根据所述协议中的一个或多个进行驱动的测试模式；以及
系统控制器，所述系统控制器用于响应于程序输入来选择用以测试所述部件电路的测试模式和协议；
其中所述测试电路为待测设备上的测试器的一部分，所述测试器用于测试所述待测设备的部件电路。
CN201480004919.6A 2013-01-22 2014-01-07 嵌入式测试器 Active CN104937428B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/746,764 2013-01-22
US13/746,764 US9116785B2 (en) 2013-01-22 2013-01-22 Embedded tester
PCT/US2014/010418 WO2014116408A1 (en) 2013-01-22 2014-01-07 Embedded tester

Publications (2)

Publication Number Publication Date
CN104937428A true CN104937428A (zh) 2015-09-23
CN104937428B CN104937428B (zh) 2018-02-27

Family

ID=51208367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480004919.6A Active CN104937428B (zh) 2013-01-22 2014-01-07 嵌入式测试器

Country Status (4)

Country Link
US (1) US9116785B2 (zh)
KR (1) KR102124847B1 (zh)
CN (1) CN104937428B (zh)
WO (1) WO2014116408A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107918075A (zh) * 2017-11-20 2018-04-17 中国电子科技集团公司第四十研究所 一种适用于电子设备的嵌入式测试单元装置及方法
CN109596976A (zh) * 2018-12-11 2019-04-09 上海精密计量测试研究所 Fpga内部dsp模块的测试方法
CN110456259A (zh) * 2019-08-19 2019-11-15 深圳坚朗海贝斯智能科技有限公司 Pcba单板测试方法以及测试系统
CN113515415A (zh) * 2021-04-12 2021-10-19 山东英信计算机技术有限公司 一种测试介质生成方法、系统及介质

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203117963U (zh) * 2012-12-17 2013-08-07 新唐科技股份有限公司 提供图形化接脚接口的调试系统与装置
US11009550B2 (en) 2013-02-21 2021-05-18 Advantest Corporation Test architecture with an FPGA based test board to simulate a DUT or end-point
US10162007B2 (en) 2013-02-21 2018-12-25 Advantest Corporation Test architecture having multiple FPGA based hardware accelerator blocks for testing multiple DUTs independently
US20140237292A1 (en) * 2013-02-21 2014-08-21 Advantest Corporation Gui implementations on central controller computer system for supporting protocol independent device testing
US9952276B2 (en) 2013-02-21 2018-04-24 Advantest Corporation Tester with mixed protocol engine in a FPGA block
US10161993B2 (en) 2013-02-21 2018-12-25 Advantest Corporation Tester with acceleration on memory and acceleration for automatic pattern generation within a FPGA block
US20140236527A1 (en) * 2013-02-21 2014-08-21 Advantest Corporation Cloud based infrastructure for supporting protocol reconfigurations in protocol independent device testing systems
US20150019775A1 (en) * 2013-03-14 2015-01-15 Microchip Technology Incorporated Single Wire Programming and Debugging Interface
WO2015018455A1 (en) * 2013-08-09 2015-02-12 Advantest (Singapore) Pte. Ltd. Automated test equipment, instruction provider for providing a sequence of instructions, method for providing a signal to a device under test, method for providing a sequence of instructions and test system
US9152520B2 (en) * 2013-09-26 2015-10-06 Texas Instruments Incorporated Programmable interface-based validation and debug
US9244126B2 (en) * 2013-11-06 2016-01-26 Teradyne, Inc. Automated test system with event detection capability
US20170010325A1 (en) * 2015-07-08 2017-01-12 Qualcomm Incorporated Adaptive test time reduction
US10768232B2 (en) * 2017-07-14 2020-09-08 International Business Machines Corporation ATE compatible high-efficient functional test
US20190088348A1 (en) * 2017-09-21 2019-03-21 Qualcomm Incorporated Memory test control for stacked ddr memory
US10825541B1 (en) * 2018-10-02 2020-11-03 Xilinx, Inc. Built in configuration memory test
US10976361B2 (en) 2018-12-20 2021-04-13 Advantest Corporation Automated test equipment (ATE) support framework for solid state device (SSD) odd sector sizes and protection modes
US11137910B2 (en) 2019-03-04 2021-10-05 Advantest Corporation Fast address to sector number/offset translation to support odd sector size testing
US11237202B2 (en) 2019-03-12 2022-02-01 Advantest Corporation Non-standard sector size system support for SSD testing
US10884847B1 (en) 2019-08-20 2021-01-05 Advantest Corporation Fast parallel CRC determination to support SSD testing
CN111610427A (zh) * 2020-04-15 2020-09-01 广东乐心医疗电子股份有限公司 一种成品测试方法、电路板测试方法及装置
US11933843B2 (en) * 2020-07-17 2024-03-19 Intel Corporation Techniques to enable integrated circuit debug across low power states
CN112255598B (zh) * 2020-10-14 2023-09-26 四川九洲空管科技有限责任公司 基于光纤通信的fpga远程在线调试方法、装置及系统
KR102308990B1 (ko) * 2021-07-20 2021-10-06 (주) 에이블리 반도체 테스트 패턴 발생 장치 및 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101132317A (zh) * 2006-08-25 2008-02-27 鸿富锦精密工业（深圳）有限公司 网络装置测试系统及方法
US20080089682A1 (en) * 2004-07-15 2008-04-17 Verizon Services Corp Automated testing and analysis of dense wave division multiplexing (dwdm) switching devices
CN101183327A (zh) * 2006-11-15 2008-05-21 晶像股份有限公司 接口测试电路及方法
US20100235135A1 (en) * 2009-03-13 2010-09-16 Conner George W General Purpose Protocol Engine
CN201837703U (zh) * 2008-10-09 2011-05-18 新思科技有限公司 用于为集成电路设计形成基于扫描的测试设计的系统

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5878051A (en) 1997-02-05 1999-03-02 Lockheed Martin Corp. Assembly-level bist using field-programmable gate array
US20030018457A1 (en) 2001-03-13 2003-01-23 Lett Gregory Scott Biological modeling utilizing image data
US7222261B2 (en) 2002-06-19 2007-05-22 Teradyne, Inc. Automatic test equipment for design-for-test (DFT) and built-in-self-test circuitry
US7222280B1 (en) * 2003-04-15 2007-05-22 Credence Systems Corporation Diagnostic process for automated test equipment
US7216273B2 (en) 2003-06-26 2007-05-08 Teradyne, Inc. Method for testing non-deterministic device data
US7702767B2 (en) 2004-03-09 2010-04-20 Jp Morgan Chase Bank User connectivity process management system
US7353437B2 (en) * 2004-10-29 2008-04-01 Micron Technology, Inc. System and method for testing a memory for a memory failure exhibited by a failing memory
KR100628835B1 (ko) 2005-02-26 2006-09-26 한국정보통신기술협회 시나리오 기반의 데이터 방송 수신기 시험 자동화 장치 및방법
JP2007156728A (ja) 2005-12-02 2007-06-21 Hitachi Information & Communication Engineering Ltd 論理検証方法及び論理検証システム
US20090112548A1 (en) 2007-10-30 2009-04-30 Conner George W A method for testing in a reconfigurable tester
US20090113245A1 (en) 2007-10-30 2009-04-30 Teradyne, Inc. Protocol aware digital channel apparatus
US8584073B2 (en) 2008-07-21 2013-11-12 Synopsys, Inc. Test design optimizer for configurable scan architectures
US8793541B2 (en) * 2008-10-10 2014-07-29 Teledyne Lecroy, Inc. Link equalization tester
WO2010054669A1 (en) * 2008-11-11 2010-05-20 Verigy (Singapore) Pte.Ltd. Re-configurable test circuit, method for operating an automated test equipment, apparatus, method and computer program for setting up an automated test equipment
US8718967B2 (en) * 2010-05-28 2014-05-06 Advantest Corporation Flexible storage interface tester with variable parallelism and firmware upgradeability
US8667333B2 (en) 2010-06-01 2014-03-04 The United States Of America As Represented By The Secretary Of The Navy Extensible testing system
KR20120069404A (ko) 2010-12-20 2012-06-28 삼성전자주식회사 테스터 및 이를 포함하는 테스트 시스템
US10776233B2 (en) 2011-10-28 2020-09-15 Teradyne, Inc. Programmable test instrument
US9470759B2 (en) 2011-10-28 2016-10-18 Teradyne, Inc. Test instrument having a configurable interface
US9759772B2 (en) 2011-10-28 2017-09-12 Teradyne, Inc. Programmable test instrument
US9384108B2 (en) * 2012-12-04 2016-07-05 International Business Machines Corporation Functional built-in self test for a chip

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080089682A1 (en) * 2004-07-15 2008-04-17 Verizon Services Corp Automated testing and analysis of dense wave division multiplexing (dwdm) switching devices
US7769292B2 (en) * 2004-07-15 2010-08-03 Verizon Services Corp. Automated testing and analysis of dense wave division multiplexing (DWDM) switching devices
CN101132317A (zh) * 2006-08-25 2008-02-27 鸿富锦精密工业（深圳）有限公司 网络装置测试系统及方法
CN101183327A (zh) * 2006-11-15 2008-05-21 晶像股份有限公司 接口测试电路及方法
CN201837703U (zh) * 2008-10-09 2011-05-18 新思科技有限公司 用于为集成电路设计形成基于扫描的测试设计的系统
US20100235135A1 (en) * 2009-03-13 2010-09-16 Conner George W General Purpose Protocol Engine

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107918075A (zh) * 2017-11-20 2018-04-17 中国电子科技集团公司第四十研究所 一种适用于电子设备的嵌入式测试单元装置及方法
CN109596976A (zh) * 2018-12-11 2019-04-09 上海精密计量测试研究所 Fpga内部dsp模块的测试方法
CN109596976B (zh) * 2018-12-11 2021-08-27 上海精密计量测试研究所 Fpga内部dsp模块的测试方法
CN110456259A (zh) * 2019-08-19 2019-11-15 深圳坚朗海贝斯智能科技有限公司 Pcba单板测试方法以及测试系统
CN110456259B (zh) * 2019-08-19 2021-12-03 深圳坚朗海贝斯智能科技有限公司 Pcba单板测试方法以及测试系统
CN113515415A (zh) * 2021-04-12 2021-10-19 山东英信计算机技术有限公司 一种测试介质生成方法、系统及介质
CN113515415B (zh) * 2021-04-12 2024-03-08 山东英信计算机技术有限公司 一种测试介质生成方法、系统及介质

Also Published As

Publication number Publication date
US20140207402A1 (en) 2014-07-24
KR102124847B1 (ko) 2020-06-19
US9116785B2 (en) 2015-08-25
CN104937428B (zh) 2018-02-27
WO2014116408A1 (en) 2014-07-31
KR20150110526A (ko) 2015-10-02

Similar Documents

Publication Publication Date Title
CN104937428A (zh) 嵌入式测试器
US8997034B2 (en) Emulation-based functional qualification
US9495492B1 (en) Implementing synchronous triggers for waveform capture in an FPGA prototyping system
US5790771A (en) Apparatus and method for configuring a reconfigurable electronic system having defective resources
CN110502374A (zh) 识别自动测试时设备故障的根本原因的流量捕获调试工具
GB2519181A (en) Clock verification
WO2007051001A1 (en) Method to locate logic errors and defects in digital circuits
US9798842B1 (en) Circuit design instrumentation for state visualization
Bauer et al. Test strategies for reliable runtime reconfigurable architectures
CN114397561B (zh) 时序错误检测电路、方法以及电子设备
CN107710166A (zh) 利用符号快速错误检测的硅后验证和调试
US6707313B1 (en) Systems and methods for testing integrated circuits
US11635462B2 (en) Library cell modeling for transistor-level test pattern generation
CN108763077A (zh) 基于星上在轨可重构fpga软件的验证测试系统
CN106610462B (zh) 电子系统、系统诊断电路与其操作方法
Aleksejev et al. FPGA-based synthetic instrumentation for board test
DeOrio et al. Bridging pre-and post-silicon debugging with BiPeD
US10614193B2 (en) Power mode-based operational capability-aware code coverage
US8549369B2 (en) Semiconductor-based test device that implements random logic functions
CN107390116A (zh) Fpga器件并行模式配置的装置及方法
CN103165405A (zh) 一种通过gpib接口实时生成多维变量密码方法
Ahmed et al. Fpga based high speed memory bist controller for embedded applications
Pomeranz et al. Estimating the fault coverage of functional test sequences without fault simulation
Kumari et al. FPGA implementation of memory design and testing
Ahmed et al. Find the real speed limit: FPGA CAD for chip-specific application delay measurement

Legal Events

Date Code Title Description
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant