CN104934391B - 半导体装置和半导体工艺 - Google Patents

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Abstract

本发明涉及一种半导体装置和半导体工艺。所述半导体装置包含衬底、电路层、多个凸块下金属层UBM、重新分布层和多个互连金属。所述衬底具有有源表面和无源表面。所述电路层和所述凸块下金属层UBM邻设于所述有源表面。所述重新分布层邻设于所述无源表面。所述互连金属电性连接所述电路层和所述重新分布层。

Description

半导体装置和半导体工艺
技术领域
本发明涉及半导体封装的领域，且更具体地说，涉及一种3-D半导体装置和用于制造所述3-D半导体装置的半导体工艺。
背景技术
在堆栈式芯片封装中，可以垂直堆栈式方式将多个集成电路芯片封装于单个封装结构中。此情形增加堆栈密度，从而使封装结构较小，且常常缩减信号必须在芯片之间横穿的路径的长度。因此，堆栈式芯片封装倾向于增加在芯片之间的信号传输速度。另外，堆栈式芯片封装允许将具有不同功能的芯片集成于单个封装结构中。硅穿孔(Through SiliconVia,TSV)的使用因其具有可在芯片之间提供短垂直导电路径的能力而成为实现堆栈式芯片封装集成的关键技术。
发明内容
本发明的一个方面涉及一种半导体装置。在一个实施例中，所述半导体装置包括：衬底；导电通孔(Conductive Via)，其形成于所述衬底中，所述导电通孔具有与所述衬底的无源表面(Inactive Surface)实质上共平面的第一末端；电路层，其邻设(disposedadjacent)于所述衬底的有源表面(Active Surface)且电性连接到所述导电通孔的第二末端；重新分布层(Redistribution Layer)，其邻设于所述衬底的所述无源表面，所述重新分布层具有第一部分和第二部分，所述第一部分位于所述第一末端上且电性连接到所述第一末端，所述第二部分向上定位且远离所述第一部分；和裸片，其邻设于所述衬底的所述无源表面且电性连接到所述重新分布层的所述第二部分。所述半导体装置可进一步包含：电介质层，其位于所述衬底的所述无源表面与所述重新分布层的所述第二部分之间，和保护层，其覆盖所述重新分布层和所述电介质层，所述保护层具有开口以暴露所述重新分布层的部分。所述开口有助于所述裸片与所述重新分布层之间的所述电性连接。另外，所述半导体装置可包含多个凸块下金属层(under bump metallurgy,UBM)，所述凸块下金属层(UBM)邻设于所述衬底的所述有源表面且电性连接到所述电路层。所述电路层和所述裸片各自可包含一个或一个以上集成被动装置(Integrated Passive Device,IPD)。所述导电通孔可包含包括以下各者的导电通孔：晶种层，其包括垂直地设置的环形部分，和基底部分，所述基底部分与所述环形部分邻接且邻近于和实质上平行于所述有源表面；和第二金属层，其位于所述晶种层的内部表面上。在其它实施例中，所述导电通孔可为实心柱体。
在另一实施例中，形成于所述衬底的所述衬底中的所述导电通孔可从所述衬底的所述无源表面突出。在此情况下，所述重新分布层可位于所述导电通孔的突出尖端的所有表面(包含侧表面)上，以提供增强型电性接触和较紧固附接。
本发明的另一方面涉及制造一半导体装置。在一个实施例中，一种制成半导体装置的方法包括：(a)提供晶片，所述晶片具有衬底和电路层，其中所述衬底具有有源表面和无源表面，且所述电路层邻设于所述有源表面；(b)形成多个凸块下金属层(UBM)在所述电路层上；(c)将载体附接到所述晶片，其中所述凸块下金属层(UBM)面对所述载体；(d)形成重新分布层在所述无源表面上；(e)附接裸片邻近于所述无源表面，其中所述裸片电性连接到所述重新分布层；和(f)形成模塑料邻近于所述无源表面以包覆所述裸片。在步骤(a)中，所述电路层可包括多个第一接垫、多个第二接垫、第一保护层和第一电介质层；所述第一电介质层位于所述衬底的所述有源表面上；所述第一接垫和所述第二接垫位于所述第一电介质层上；所述第一保护层覆盖所述第一接垫且具有多个开口以暴露所述第二接垫。在步骤(b)中，可在所述第一保护层的所述开口中形成所述凸块下金属层(UBM)以接触所述第二接垫。在步骤(c)之后，半导体工艺可包括以下步骤：(c1)在所述衬底中形成多个互连金属以电性连接所述电路层；和(c2)形成重新分布层邻近于所述无源表面，其中所述重新分布层电性连接到所述互连金属。另外，步骤(c1)可包括以下步骤：(c11)从所述衬底的所述无源表面形成多个圆柱形空腔，其中所述圆柱形空腔暴露所述电路层的局部；(c12)在所述圆柱形空腔中形成所述互连金属；(c13)从所述衬底的所述无源表面形成多个圆形凹槽，其中每一所述圆形凹槽环绕每一所述互连金属；和(c14)在每一所述圆形凹槽中形成绝缘环。
附图说明
图1显示根据本发明的实施例的半导体装置的剖面图；
图2(a)显示图1的半导体装置的局部放大剖面图；
图2(b)显示根据本发明的另一实施例的半导体装置的局部放大剖面图；
图3显示根据本发明的另一实施例的半导体装置的剖面图；
图4至19显示根据本发明的实施例的用于制造半导体装置的半导体工艺；以及
图20至23显示根据本发明的另一实施例的用于制造半导体装置的半导体工艺。
贯穿图式和详细描述而使用共同参考数字以指示相同元件。本发明将从结合随附图式的以下详细描述更显而易见。
具体实施方式
参看图1，显示根据本发明的实施例的半导体装置1的剖面图。半导体装置1包括衬底11、第一电介质层12、电路层13、多个凸块下金属层(UBM)24、多个互连金属35、中心绝缘材料36、绝缘环361、第二电介质层40、重新分布层48、第二保护层50、裸片2、多个焊线21、多个焊球54和模塑料(Molding Compound)3。
所述衬底11具有有源表面111、无源表面112和多个通孔(Through Hole)115。在此实施例中，所述衬底11的材料为例如硅或锗的半导体材料。然而，在其它实施例中，所述衬底11的材料可为玻璃。
第一电介质层12位于衬底11的有源表面111上。在此实施例中，第一电介质层12的材料为氧化硅或氮化硅。然而，在其它实施例中，第一电介质层12可包含例如聚酰亚胺(polyamide,PI)或聚丙烯(polypropylene,PP)的聚合物。
电路层13邻设于衬底11的有源表面111。在此实施例中，电路层13位于第一电介质层12上，且包含多个第一接垫14a、多个第二接垫14b和第一保护层16。第一接垫14a、第二接垫14b和第一保护层16位于第一电介质层12上。第一接垫14a和第二接垫14b为电路层13的金属层(未图示)中的一者的局部。在此实施例中，金属层的材料为铜。第一保护层16覆盖第一接垫14a且具有多个开口161以暴露第二接垫14b。在此实施例中，第一保护层16包含例如聚酰亚胺(PI)或聚丙烯(PP)的聚合物。然而，在其它实施例中，第一保护层16的材料可为氧化硅或氮化硅。
在此实施例中，电路层13进一步包含至少一个第一集成被动装置(IPD)15，第一集成被动装置(IPD)15位于第一电介质层12上且由第一保护层16所覆盖。因此，第一集成被动装置(IPD)15邻近于衬底11的有源表面111。在此实施例中，第一集成被动装置(IPD)15为电感器。然而，第一集成被动装置(IPD)15可包含电容器、电阻器，或电感器、电容器与电阻器的组合。
每一凸块下金属层(UBM)24位于第一保护层16的每一开口161中以接触第二接垫14b，使得凸块下金属层(UBM)24电性连接到电路层13。在此实施例中，凸块下金属层(UBM)24包括第一金属层22和第一晶种层18。第一金属层22为单层或多层结构。第一晶种层18的材料为氮化钽，且第一金属层22的材料为以下各者的混合物：镍(Ni)、钯(Pd)和金(Au)；镍(Ni)和金(Au)；或镍(Ni)和钯(Pd)。然而，可省略第一晶种层18。焊球54位于凸块下金属层(UBM)24上。
每一互连金属35位于衬底11的相应每一通孔115中，且电性连接到电路层13和重新分布层48。在本实施例中，互连金属35进一步延伸通过第一电介质层12以接触第一接垫14a。互连金属35具有第二金属层34和环绕第二金属层34的第二晶种层32，且第二晶种层32的基底接触第一接垫14a。第二晶种层32包括垂直地(相对于所述通孔115)设置的环形部分，且第二晶种层32的基底与环形部分邻接且邻近于和实质上平行于有源表面111。在本实施例中，中心绝缘材料36位于内部部分351中。可以理解的是，互连金属35可代替地为实心柱体(Pillar)，且因而将省略中心绝缘材料36。第二晶种层32的材料为氮化钽或钽钨，且第二金属层34的材料为铜。然而，可省略第二晶种层32。
在此实施例中，绝缘环361位于通孔115中且环绕互连金属35。如图1所示，绝缘环361具有底部表面，且底部表面接触第一电介质层12；即，绝缘环361未延伸到第一电介质层12中，且互连金属35部分地延伸到电路层13。因此，互连金属35的底部表面不与绝缘环361的底部表面共平面，且互连金属35的长度大于绝缘环361的长度。中心绝缘材料36的材料可为聚合物，其相同于绝缘环361。
第二电介质层40位于衬底11的无源表面112上，且具有多个开口401以暴露互连金属35。在此实施例中，第二电介质层40包含例如聚酰亚胺(PI)或聚丙烯(PP)等聚合物。然而，在其它实施例中，第二电介质层40的材料可为氧化硅或氮化硅。
重新分布层48邻设于衬底11的无源表面112。在此实施例中，重新分布层48位于第二电介质层40上和第二电介质层40的开口401中以接触互连金属35。在此实施例中，重新分布层48包括第三晶种层42和第三金属层46。第三晶种层42的材料为氮化钽或钽钨，且第三金属层46的材料为铜。然而，可省略第三晶种层42。
第二保护层50覆盖重新分布层48和第二电介质层40，且具有多个开口501以暴露重新分布层48的局部。在此实施例中，表面处理层(Surface Finish Layer)52电镀于重新分布层48的暴露局部上。
裸片2邻设于衬底11的无源表面112且电性连接到重新分布层48。在此实施例中，裸片2具有有源表面202、无源表面203、多个接垫204和至少一个第二集成被动装置(IPD)29。接垫204和第二集成被动装置(IPD)29邻设于裸片2的有源表面202。在此实施例中，第二集成被动装置(IPD)29为电感器。然而，第二集成被动装置(IPD)29可包含电容器、电阻器，或电感器、电容器与电阻器的组合。在此实施例中，第一集成被动装置(IPD)15邻设于衬底11的有源表面111，且第二集成被动装置(IPD)29邻设于裸片2的有源表面202。第一集成被动装置(IPD)15与第二集成被动装置(IPD)29之间的磁场干扰与距离成反比。因此，如果裸片2邻设于衬底11的无源表面112，那么裸片2相比于位在衬底11的有源表面111上的裸片将具有较大距离。基于以下公式：
频率Q因数(Frequency Q-factor)与电感(L)相关，且在电阻(R)和电容(C)恒定时与电感(L)成比例。为此，具有增强型电感的此实施例具有增强型频率Q因数。
裸片2的无源表面203粘附于第二保护层50上。接垫204经由焊线21而电性连接到重新分布层48的暴露局部上的表面处理层52。即，焊线21连接裸片2和重新分布层48。在此实施例中，焊线21的结合类型为反向结合(reverse bond)。反向结合的第一步骤为在裸片2的接垫204上形成第一球状部211。接着，使导线21的尖端形成另一球状部且结合于表面处理层52上。最后，在牵引所述导线21以接触第一球状部211之后切断导线21。
模塑料3邻设于衬底11的无源表面112，且包覆裸片2和焊线21。在此实施例中，模塑料3位于第二保护层50上。
参看图2(a)，显示半导体装置1的局部放大剖面图。如图所示，所述导电通孔(包括位于通孔115中的互连金属35、中心绝缘材料36和绝缘环361)具有与衬底11的无源表面112实质上共平面的第一末端37。另外，绝缘环361使导电通孔与衬底11隔离。绝缘环361为形成于衬底11中的空心圆柱。第二晶种层32位于绝缘环361的内侧侧壁(Inboard Sidewall)上。第二金属层34位于第二晶种层32的内侧侧壁上。第二晶种层32和第二金属层34也是相似于绝缘环361的空心圆柱。中心绝缘材料36位于第二金属层34内。因此，导电通孔包括以同心环形设计而形成的外部绝缘环361、第二晶种层32、第二金属层34和中心绝缘材料36。
在此实施例中，裸片2邻设于且电性连接到衬底11的无源表面112，且来自裸片2的信号经由互连金属35而传输到衬底11的有源表面111上的电路层13。即，焊线21也邻设于衬底11的无源表面112，借此防止衬底11的有源表面111上的电路层13在导线结合工艺和裸片附接工艺期间受到损坏。另外，众所周知，将焊线按压到结合接垫(Bonding Pad)，且在焊线与结合接垫之间应用超声波摩擦以完成导线结合工艺。第二接垫14b的厚度为约0.3μm至1μm，且重新分布层48的厚度为约2μm至5μm。然而，第二接垫14b的厚度小于重新分布层48或表面处理层52的厚度。因此，如果对衬底11的有源表面111的第二接垫14b执行导线结合工艺，那么第二接垫14b容易受到损坏。
在此实施例中，第二集成被动装置(IPD)29邻设于裸片2的有源表面202，且第一集成被动装置(IPD)15邻近于衬底11的有源表面111。另外，裸片2的无源表面203粘附于第二保护层50上，且邻近于衬底11的无源表面112。因此，裸片2的无源表面203和衬底11的无源表面112位于裸片2的有源表面202与衬底11的有源表面111之间。因此，第二集成被动装置(IPD)29与第一集成被动装置(IPD)15之间的距离相对较大，此情形导致高频率Q因数。
参看图2(b)，显示根据本发明的另一实施例的半导体装置1a的局部放大剖面图。此实施例的半导体装置1a实质上相似于图1的半导体装置1，且相同元件用相同元件编号表示。此实施例的半导体装置1a与图1的半导体装置1之间的差异在于：第一末端37从衬底11的无源表面112突出。在此情况下，绝缘环361与无源表面112实质上共平面，但互连金属35和中心绝缘材料36从无源表面112突出。在此实施例中，重新分布层48位于导电通孔的第一末端37的侧向表面和末端表面上，如图所示，以提供与互连金属35的增强型电性接触且提供与第一末端37的较紧固附接。
参看图3，显示根据本发明的另一实施例的半导体装置的剖面图。此实施例的半导体装置1b实质上相似于图1的半导体装置1，且相同元件用相同元件编号表示。此实施例的半导体装置1b与图1的半导体装置1之间的差异被描述如下。在此实施例中，焊线21的结合类型为前向结合。前向结合的第一步骤为将导线21结合至裸片2的接垫204。接着，在牵引导线21以接触表面处理层52之后切断导线21。
参看图4至19，显示根据本发明的实施例的用于制造半导体装置的半导体工艺。
参看图4，提供晶片10。所述晶片10具有衬底11、第一电介质层12和电路层13。一般而言，在晶片代工厂的工艺(Foundry's Process)之后，第一电介质层12和电路层13将已经设置于衬底11上。衬底11具有有源表面111和无源表面112。在此实施例中，衬底11的材料为例如硅或锗的半导体材料。然而，在其它实施例中，衬底11的材料可为玻璃。第一电介质层12位于衬底11的有源表面111上。在此实施例中，第一电介质层12的材料为氧化硅或氮化硅。然而，在其它实施例中，第一电介质层12可包含例如聚酰亚胺(PI)或聚丙烯(PP)的聚合物。
电路层13邻设于衬底11的有源表面111。在此实施例中，电路层13位于第一电介质层12上，且包含多个第一接垫14a、多个第二接垫14b和第一保护层16。第一接垫14a和第二接垫14b为电路层13的金属层(未图示)中的一者的局部。在此实施例中，所述金属层的材料为铜。第一保护层16覆盖第一接垫14a且具有多个开口161以暴露第二接垫14b。在此实施例中，第一保护层16包含例如聚酰亚胺(PI)或聚丙烯(PP)的聚合物。然而，在其它实施例中，第一保护层16的材料可为氧化硅或氮化硅。应注意的是，如果在此初始步骤处仅提供衬底11，那么所述工艺进一步包括形成第一电介质层12和电路层13的步骤。
在此实施例中，电路层13进一步包含至少一个第一集成被动装置(IPD)15，第一集成被动装置(IPD)15位于第一电介质层12上且由第一保护层16所覆盖。因此，第一集成被动装置(IPD)15邻近于衬底11的有源表面111。在此实施例中，第一集成被动装置(IPD)15为电感器，然而，第一集成被动装置(IPD)15可为电容器、电阻器，或电感器、电容器与电阻器的组合。
参看图5，在第一保护层16及其开口161上形成第一晶种层18。第一晶种层18接触开口161中的第二接垫14b。接着，在第一晶种层18上形成光阻层20，且光阻层20具有多个开口201以暴露第一晶种层18的局部。第一晶种层18的材料为氮化钽。接着，在光阻层20的开口201中形成第一金属层22。第一金属层22为单层或多层机构，且第一金属层22的材料为以下各者的混合物：镍(Ni)、钯(Pd)和金(Au)；镍(Ni)和金(Au)；或镍(Ni)和钯(Pd)。
参看图6，移除光阻层20。接着，移除未被第一金属层22覆盖的第一晶种层18，以形成多个凸块下金属层(UBM)24。
参看图7，通过使用粘合层28而将晶片10附接到载体26，其中凸块下金属层(UBM)24面对载体26。
参看图8，在衬底11的无源表面112上形成光阻层30，且光阻层30具有多个开口301以通过蚀刻工艺(例如，湿式蚀刻或干式蚀刻)而暴露无源表面112的局部。接着，从衬底11的无源表面112形成多个圆柱形空腔113，其对应于光阻层30的开口301。圆柱形空腔113延伸通过衬底11和第一电介质层12，使得第一电介质层12具有多个开口121。即，每一开口121为每一圆柱形空腔113的局部，且贯穿第一电介质层12。应注意的是，圆柱形空腔113的位置必须对应于第一接垫14a的位置，使得第一接垫14a由圆柱形空腔113所暴露。
参看图9，在圆柱形空腔113中形成多个互连金属35以电性连接电路层13。在此实施例中，在圆柱形空腔113中形成第二晶种层32，且第二晶种层32接触第一接垫14a。接着，在第二晶种层32上形成第二金属层34。第二晶种层32的材料为氮化钽或钽钨，且第二金属层34的材料为铜。第二晶种层32和第二金属层34形成互连金属35。然而，可省略第二晶种层32，即，此位置处的第二金属层34即为互连金属35。在此实施例中，互连金属35界定内部部分351。
参看图10，在内部部分351中填充中心绝缘材料36。在其它实施例中，图7中的第二金属层34可填满圆柱形空腔113，即，互连金属35可为实心柱体，且可省略中心绝缘材料36。
参看图11，在衬底11的无源表面112上形成光阻层38，且光阻层38具有多个开口381以暴露互连金属35。接着，根据开口381而从衬底11的无源表面112形成多个圆形凹槽114，其中圆形凹槽114环绕互连金属35。在此实施例中，圆形凹槽114仅贯穿衬底11以形成多个通孔115。
参看图12，在圆形凹槽114中形成绝缘环361以环绕互连金属35。在此实施例中，中心绝缘材料36的材料为聚合物，其相同于绝缘环361的材料。在此实施例中，绝缘环361未延伸到第一电介质层12中；因此，互连金属35的底部表面不与绝缘环361的底部表面共平面。
参看图13，在衬底11的无源表面112上形成第二电介质层40，且第二电介质层40具有多个开口401以暴露互连金属35。在此实施例中，第二电介质层40包含例如聚酰亚胺(PI)或聚丙烯(PP)的聚合物。然而，在其它实施例中，第二电介质层40的材料可为氧化硅或氮化硅。接着，在第二电介质层40及其开口401上形成第三晶种层42以接触开口401中的互连金属35。第三晶种层42的材料为氮化钽或钽钨。
参看图14，在第三晶种层42上形成光阻层44，且光阻层44具有多个开口441以暴露第三晶种层42的局部。接着，在光阻层44的开口441中形成第三金属层46。第三金属层46的材料为铜。
参看图15，移除光阻层44。接着，移除未被第三金属层46覆盖的第三晶种层42，以形成重新分布层48。然而，可省略第三晶种层42，即，此位置处的第三金属层46即为重新分布层48。
参看图16，在第二电介质层40和重新分布层48上形成第二保护层50，且第二保护层50具有多个开口501以暴露重新分布层48的局部。第二保护层50的材料可相同于第二电介质层40的材料。接着，在重新分布层48的暴露局部上电镀表面处理层52。
参看图17，附接裸片2邻近于衬底11的无源表面112，且将裸片2电性连接到凸块下金属层(UBM)24。在此实施例中，裸片2具有有源表面202、无源表面203、多个接垫204和至少一个第二集成被动装置(IPD)29。接垫204和第二集成被动装置(IPD)29邻设于裸片2的有源表面202。在此实施例中，第二集成被动装置(IPD)29为电感器，然而，第二集成被动装置(IPD)29可为电容器、电阻器，或电感器、电容器与电阻器的组合。裸片2的无源表面203粘附于第二保护层50上。接垫204经由焊线21而电性连接到重新分布层48的暴露局部上的表面处理层52。即，焊线21连接裸片2和重新分布层48。在此实施例中，焊线21的结合类型为反向结合。反向结合的第一步骤为在裸片2的接垫204上形成球状部211。接着，在导线21的尖端上形成另一球状部且将其结合于表面修整部52上。最后，在牵引导线21以接触球状部211之后切断导线21。
在此实施例中，裸片2和焊线21邻设于衬底11的无源表面112，借此防止衬底11的有源表面111上的电路层13在导线结合工艺和裸片附接工艺期间受到损坏。众所周知，将焊线按压至结合接垫，且应用超声波摩擦以完成导线结合。然而，第二接垫14b的厚度小于重新分布层48或表面处理层52的厚度，使得如果将对衬底11的有源表面111的第二接垫14b执行导线结合工艺，那么第二接垫14b将容易受到损坏。接着，形成模塑料3邻近于衬底11的无源表面112而以包覆裸片2和焊线21。在此实施例中，模塑料3位于第二保护层50上。
参看图18，移除载体26和粘合层28。
参看图19，在凸块下金属层(UBM)24上形成多个焊球54。接着，切割晶片10以形成多个如图1所示的半导体装置1。
众所周知，结合和解结合(De-bonding)对薄晶片来说是高风险工艺。因此，如果薄晶片经历重复性结合和解结合工艺，那么破裂或断裂的可能性相对高。在此实施例中，在所述工艺中使用仅一个载体26，且将晶片10结合到载体26且使晶片10从载体26解结合仅一次，以防止晶片10破裂或断裂。即，此实施例具有仅一个解结合步骤，且模塑料3在所述解结合步骤之前已经形成于晶片10上，因此，晶片10被强化且在所述解结合步骤期间不容易受到损坏。因此，合格率大为提高。另外，此实施例的半导体工艺被简化，以减少制造成本。
参看图20至图23，显示根据本发明的另一实施例的用于制造半导体装置的半导体工艺。此实施例的半导体工艺的初始步骤相同于图1至7的步骤。
参看图20，在衬底11的无源表面112上形成光阻层56，且光阻层56具有多个环开口561以通过蚀刻工艺(例如，湿式蚀刻或干式蚀刻)而暴露衬底11的无源表面112。接着，根据环开口561而从衬底11的无源表面112形成多个圆形凹槽114，其中每一圆形凹槽114环绕中心部分116，中心部分116为衬底11的局部。在此实施例中，圆形凹槽114仅贯穿衬底11以形成多个通孔115。
参看图21，在圆形凹槽114中形成绝缘环361以环绕中心部分116。
参看图22，移除中心部分116以形成多个圆柱形空腔113。圆柱形空腔113贯穿衬底11和第一电介质层12，使得第一电介质层12具有多个开口121。即，每一开口121为每一圆柱形空腔113的局部，且贯穿第一电介质层12。应注意的是，圆柱形空腔113的位置必须对应于第一接垫14a的位置，使得第一接垫14a由圆柱形空腔113暴露。
参看图23，在圆柱形空腔113中形成多个互连金属35以电性连接电路层13。在此实施例中，在圆柱形空腔113中形成第二晶种层32，且第二晶种层32接触第一接垫14a。接着，在第二晶种层32上形成第二金属层34。第二晶种层32的材料为氮化钽或钽钨，且第二金属层34的材料为铜。第二晶种层32和第二金属层34形成互连金属35。然而，可省略第二晶种层32，即，此位置处的第二金属层34为互连金属35。在此实施例中，互连金属35界定内部部分351。接着，在内部部分351中填充中心绝缘材料36，如图12所示。在其它实施例中，图23中的第二金属层34可填满圆柱形空腔113，即，互连金属35可为实心柱体，且可省略中心绝缘材料36。此实施例之后续步骤相同于图12至19的步骤。
虽然已参考本发明的特定实施例而描述和说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由附加权利要求书界定的本发明的真实精神和范围的情况下，可进行各种改变且可替换等效者。所述说明可未必按比例绘制。由于制造工艺和公差，在本发明的艺术呈现与实际设备之间可存在差别。可存在未特定地说明的本发明的其它实施例。本说明书和图式应被认为是说明性的而非限制性的。可进行修改以使特定情形、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有此类修改皆既定在特此附加的权利要求书的范围内。虽然已参考按特定次序执行的特定操作而描述本文所揭示的方法，但应理解，在不脱离本发明的教示的情况下，可对这些操作进行组合、再分或重新排序以形成等效方法。因此，除非本文有特定指示，否则所述操作的次序和分组并非本发明的限制。

Claims (19)

1.一种半导体装置，其包括：
衬底；
导电通孔，其形成于所述衬底中，所述导电通孔具有与所述衬底的无源表面实质上共平面的第一末端；
电路层，其邻设于所述衬底的有源表面且电性连接到所述导电通孔的第二末端；
重新分布层，其邻设于所述衬底的所述无源表面，所述重新分布层具有第一部分和第二部分，所述第一部分设置于所述第一末端上且电性连接到所述第一末端，所述第二部分向上定位且远离所述第一部分；以及
裸片，其邻设于所述衬底的所述无源表面且电性连接到所述重新分布层的所述第二部分，其中所述电路层和所述裸片各自进一步包括至少一个集成被动装置。
2.根据权利要求1所述的半导体装置，其进一步包括电介质层，所述电介质层设置于所述衬底的所述无源表面与所述重新分布层的所述第二部分之间。
3.根据权利要求2所述的半导体装置，其进一步包括保护层，所述保护层覆盖所述重新分布层和所述电介质层，所述保护层具有开口以暴露所述重新分布层的部分。
4.根据权利要求3所述的半导体装置，其中所述开口有助于所述裸片与所述重新分布层之间的所述电性连接。
5.根据权利要求1所述的半导体装置，其进一步包括多个焊线，所述焊线电性连接所述裸片和所述重新分布层。
6.根据权利要求1所述的半导体装置，其进一步包括多个凸块下金属层UBM，所述凸块下金属层UBM邻设于所述衬底的所述有源表面且电性连接到所述电路层。
7.根据权利要求1所述的半导体装置，其中所述导电通孔包括第一金属层，所述第一金属层包括环形部分和与所述环形部分邻接的基底部分，所述环形部分经垂直地设置，且所述基底部分邻近于和实质上平行于所述有源表面。
8.根据权利要求7所述的半导体装置，其中所述导电通孔进一步包括第二金属层，其设置于所述第一金属的内部表面上。
9.一种半导体装置，其包括：
衬底；
导电通孔，其形成于所述衬底中，所述导电通孔的第一末端从所述衬底的无源表面突出；
电路层，其邻设于所述衬底的有源表面且电性连接到所述导电通孔的第二末端；
重新分布层，其邻设于所述衬底的所述无源表面，所述重新分布层具有第一部分和第二部分，所述第一部分设置于所述第一末端上且电性连接到所述第一末端，所述第二部分向上定位且远离所述第一部分；以及
裸片，其邻设于所述衬底的所述无源表面且电性连接到所述重新分布层的所述第二部分，其中所述电路层和所述裸片各自进一步包括至少一个集成被动装置。
10.根据权利要求9所述的半导体装置，其进一步包括电介质层，所述电介质层设置于所述衬底的所述无源表面与所述重新分布层的所述第二部分之间。
11.根据权利要求10所述的半导体装置，其中所述重新分布层设置于所述导电通孔的所述第一末端的侧向表面周围。
12.根据权利要求10所述的半导体装置，其进一步包括保护层，所述保护层覆盖所述重新分布层和所述电介质层，所述保护层具有开口以暴露所述重新分布层的部分。
13.根据权利要求9所述的半导体装置，其中所述导电通孔包括第一金属层，所述第一金属层包括环形部分和与所述环形部分邻接的基底部分，所述环形部分经垂直地设置，且所述基底部分邻近于和实质上平行于所述有源表面。
14.根据权利要求13所述的半导体装置，其中所述导电通孔进一步包括第二金属层，其设置于所述第一金属的内部表面上。
15.根据权利要求9所述的半导体装置，其进一步包括多个凸块下金属层UBM，所述凸块下金属层UBM邻设于所述衬底的所述有源表面且电性连接到所述电路层。
16.一种制作半导体装置的方法，其包括：
(a)提供晶片，所述晶片具有衬底和电路层，其中所述衬底具有有源表面和无源表面，且所述电路层邻设于所述有源表面；
(b)在所述电路层上形成多个凸块下金属层UBM；
(c)将载体附接到所述晶片，其中所述凸块下金属层UBM面对所述载体；
(d)在所述无源表面上形成重新分布层；
(e)附接裸片邻近于所述无源表面，其中所述裸片电性连接到所述重新分布层，且其中所述电路层和所述裸片各自进一步包括至少一个集成被动装置；以及
(f)形成模塑料邻近于所述无源表面以包覆所述裸片。
17.根据权利要求16所述的方法，其中在步骤(a)中，所述电路层包括多个第一接垫、多个第二接垫、第一保护层和第一电介质层；所述第一电介质层设置于所述衬底的所述有源表面上；所述第一接垫和所述第二接垫设置于所述第一电介质层上；所述第一保护层覆盖所述第一接垫且具有多个开口以暴露所述第二接垫；且在步骤(b)中，所述凸块下金属层UBM形成于所述第一保护层的所述开口中以接触所述第二接垫。
18.根据权利要求16所述的方法，其中在步骤(c)之后，所述半导体工艺进一步包括以下步骤：
(c1)在所述衬底中形成多个互连金属以电性连接所述电路层；以及
(c2)形成重新分布层邻近于所述无源表面，其中所述重新分布层电性连接到所述互连金属。
19.根据权利要求18所述的方法，其中所述步骤(c1)包括以下步骤：
(c11)从所述衬底的所述无源表面形成多个圆柱形空腔，其中所述圆柱形空腔暴露所述电路层的局部；
(c12)在所述圆柱形空腔中形成所述互连金属；
(c13)从所述衬底的所述无源表面形成多个圆形凹槽，其中每一所述圆形凹槽环绕每一所述互连金属；以及
(c14)在每一所述圆形凹槽中形成绝缘环。
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