CN104917369A - 电压源单元及其操作方法 - Google Patents

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Abstract

本发明提供了一种电压源单元，包括稳压单元、分压器和第一电流镜。稳压单元被配置为接收第一电压信号和第二电压信号，并且被配置为生成第三电压信号。分压器连接在第一电流镜和稳压单元之间，并且控制第二电压信号。第一电流镜连接至稳压单元、输入电压源和分压器。第一电流镜被配置为生成第一电流信号和第二电流信号，第二电流信号是第一电流信号的镜像，通过第三电压信号控制第一电流信号，而第二电流信号控制输出电压源信号。本发明还提供了电压源单元的操作方法。

Description

电压源单元及其操作方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及电压源单元及其操作方法。
背景技术
半导体集成电路(IC)工业已经制造了大量的各种各样的器件，以解决多个不同领域的问题。这些器件中的一些具有不同功率需求。随着IC变得更小并且更复杂，工作电压继续减小以优化IC性能。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种电压源单元，包括：稳压单元，被配置为接收第一电压信号和第二电压信号，并且被配置为生成第三电压信号；分压器，连接至所述稳压单元；第一电流镜，连接至所述稳压单元、输入电压源和所述分压器，其中，所述第一电流镜被配置为生成第一电流信号和第二电流信号，所述第二电流信号是所述第一电流信号的镜像，通过所述第三电压信号控制所述第一电流信号，所述第二电流信号控制输出电压源信号，以及所述分压器控制所述第二电压信号。
在该电压源单元中，所述分压器包括可调电阻器，所述可调电阻器被配置为调节所述第二电压信号。
在该电压源单元中，所述稳压单元包括：第一N型晶体管，所述第一N型晶体管的第一端子被配置为第一输入节点，以接收所述第三电压信号；所述第一N型晶体管的第二端子被配置为第二输入节点，以接收来自所述电流镜的第一电流信号，以及所述第一N型晶体管的第三端子接地。
该电压源单元还包括：串联单元，防止所述电压源单元中的过电应力，所述串联单元包括第一N型晶体管和第二N型晶体管，其中：所述第一N型晶体管包括：所述第一N型晶体管的第一端子被配置为第一输入节点，以接收第一偏压信号；所述第一N型晶体管的第二端子被配置为第二输入节点，以接收来自所述第一电流镜的第一电流信号；和所述第一N型晶体管的第三端子被配置为第一输出节点，以将所述第一电流信号传送至所述第二N型晶体管；以及所述第二N型晶体管包括：所述第二N型晶体管的第一端子被配置为第三输入节点，以接收第二偏压信号；所述第二N型晶体管的第二端子被配置为第四输入节点，以接收来自所述第一N型晶体管的第三端子的所述第一电流信号；和所述第二N型晶体管的第三端子被配置为第二输出节点，以将所述第一电流信号传送至所述稳压单元。
该电压源单元还包括：电压钳位单元，连接至所述第一N型晶体管的第三端子和所述第二N型晶体管的第二端子，其中，所述电压钳位单元保持第三偏压信号，并且所述第三偏压信号介于所述第一偏压信号和所述第二偏压信号之间。
在该电压源单元中，所述电压钳位器件包括：第一P型晶体管，所述第一P型晶体管的第一端子被配置为第五输入节点，以接收来自所述分压器和所述电流镜的信号；所述第一P型晶体管的第二端子连接至所述第一N型晶体管的第三端子和所述第二N型晶体管的第二端子，并且被配置为第三输出节点，以保持所述第三偏压信号，以及所述第一P型晶体管的第三端子连接至所述第一P型晶体管的第二端子。
在该电压源单元中，所述电压钳位器件包括：第一二极管，所述第一二极管的第一端子被配置为第五输入节点，以接收来自所述分压器和所述电流镜的信号；和所述第一二极管的第二端子连接至所述第一N型晶体管的第三端子和所述第二N型晶体管的第二端子，并且被配置为第三输出节点，以保持所述第三偏压信号。
该电压源单元还包括：第一吸收单元，被配置为吸收来自所述输入电压源的一种或多种电压降，所述第一吸收单元包括第一P型晶体管和第二P型晶体管，其中：所述第一P型晶体管包括：所述第一P型晶体管的第一端子被配置为第一输入节点，以接收来自所述第一电流镜的第一电流信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以将所述第一电流信号传送至所述第二P型晶体管；所述第一P型晶体管的第三端子连接至所述第一P型晶体管的第二端子；和所述第一P型晶体管的第四端子连接至所述第一P型晶体管的第一端子；以及所述第二P型晶体管包括：所述第二P型晶体管的第一端子被配置为第二输入节点，以接收来自所述第一P型晶体管的第二端子的所述第一电流信号；所述第二P型晶体管的第二端子被配置为第二输出节点，以将所述第一电流信号传送至所述稳压单元；所述第二P型晶体管的第三端子连接至所述第二P型晶体管的第二端子；和所述第二P型晶体管的第四端子连接至所述第二P型晶体管的第一端子。
该电压源单元还包括：第一吸收单元，被配置为吸收来自所述输入电压源的一种或多种电压降，所述第一吸收单元包括第一二极管和第二二极管，其中：所述第一二极管包括：所述第一二极管的第一端子被配置为第一输入节点，以接收来自所述第一电流镜的第一电流信号；和所述第一二极管的第二端子被配置为第一输出节点，以将所述第一电流信号传送至所述第二二极管；以及所述第二二极管包括：所述第二二极管的第一端子被配置为第二输入节点，以接收来自所述第一二极管的第一电流信号；和所述第二二极管的第二端子被配置为第二输出节点，以将所述第一电流信号传送至所述稳压单元。
根据本发明的另一方面，还提供了一种电压源单元，包括：稳压单元，被配置为接收第一电压信号和第二电压信号，并且被配置为生成第三电压信号；可调分压器，连接至所述稳压单元；第一电流镜，连接至所述稳压单元、输入电压源和所述可调分压器，其中，所述第一电流镜被配置为生成第一电流信号和第二电流信号，所述第二电流信号是所述第一电流信号的镜像，通过所述第三电压信号控制所述第一电流信号，所述第二电流信号控制输出电压源信号，并且所述可调分压器控制所述第二电压信号。
在该电压源单元中，所述稳压单元包括：运算放大器，所述运算放大器的第一端子被配置为第一输入节点，以接收所述第一电压信号；所述运算放大器的第二端子被配置为第二输入节点，以接收所述第二电压信号；和所述运算放大器的第三端子被配置为第一输出节点，以输出第三电压信号，以及所述运算放大器的第二端子连接至所述可调分压器。
该电压源单元还包括：第一吸收单元，被配置为吸收来自所述输入电压源的一种或多种电压降，其中，所述第一吸收单元包括：第一P型晶体管，所述第一P型晶体管的第一端子被配置为第一输入节点，以接收来自所述第一电流镜的第二电流信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以将所述第二电流信号传送至所述可调分压器；所述第一P型晶体管的第三端子连接至所述第一P型晶体管的第二端子；和所述第一P型晶体管的第四端子连接至所述第一P型晶体管的第一端子。
该电压源单元还包括：第一吸收单元，被配置为吸收来自所述输入电压源的一种或多种电压降，其中，所述第一吸收单元包括：第一二极管，所述第一二极管的第一端子被配置为第一输入节点，以接收来自所述第一电流镜的第二电流信号；和所述第一二极管的第二端子被配置为第一输出节点，以将所述第二电流信号传送至所述可调分压器。
该电压源单元还包括：第二电流镜，连接至所述第一电流镜和所述可调分压器，其中，所述第二电流镜被配置为生成第三电流信号和第四电流信号；所述第四电流信号是所述第三电流信号的镜像；以及所述第四电流信号控制输出电流信号和中间电压信号中的至少一个。
该电压源单元还包括：第一吸收单元，被配置为吸收来自所述输入电压源的一种或多种电压降，所述第一吸收单元包括第一P型晶体管和第二P型晶体管，其中：所述第一P型晶体管包括：所述第一P型晶体管的第一端子被配置为第一输入节点，以接收来自所述第一电流镜或所述可调分压器的第三电流信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以将所述第三电流信号传送至所述第二P型晶体管；所述第一P型晶体管的第三端子连接至所述第一P型晶体管的第二端子；所述第一P型晶体管的第四端子连接至所述第一P型晶体管的第一端子；以及所述第二P型晶体管包括：所述第二P型晶体管的第一端子被配置为第二输入节点，以接收来自所述第一P型晶体管的第二端子的第三电流信号，所述第二P型晶体管的第一端子连接至所述第一P型晶体管的第二端子；所述第二P型晶体管的第二端子被配置为第二输出节点，以将所述第三电流信号传送至所述第二电流镜；所述第二P型晶体管的第三端子连接至所述第二P型晶体管的第二端子；和所述第二P型晶体管的第四端子连接至所述第二P型晶体管的第一端子。
该电压源单元还包括第一N型晶体管：所述第一N型晶体管的第一端子被配置为第一输入节点，以接收第一偏压信号；所述第一N型晶体管的第二端子被配置为第二输入节点，以接收来自所述第一电流镜或所述可调分压器的第三电流信号；以及所述第一N型晶体管的第三端子被配置为第一输出节点，以调节所述第三电流信号，其中，所述第一偏压控制所述第三电流信号。
根据本发明的又一方面，提供了一种由电压源单元中的输入电压电平生成输出电压电平的方法，所述方法包括：通过稳压单元的第一工作电压来控制电流镜的第一电流信号；通过所述第一电流信号来控制所述电流镜的第一工作电压；通过所述电流镜的第一工作电压来控制所述电流镜的第二工作电压；通过所述电流镜的第二工作电压来控制所述电流镜的第二电流信号；以及通过可调分压器来控制反馈电压信号，其中，所述输出电压电平小于所述输入电压电平。
在该方法中，控制所述稳压单元的第一工作电压包括：接收第一电压信号，所述第一电压信号是参考电压信号；接收第二电压信号，所述第二电压信号是所述反馈电压信号；以及传送所述稳压单元的第一工作电压。
该方法还包括：吸收来自所述输入电压电平的第一电压降和第二电压降，其中，所述第一电压降由第一P型晶体管吸收，而所述第二电压降由第二P型晶体管吸收。
该方法还包括：通过控制第一N型晶体管的第一偏压并且控制第二N型晶体管的第二偏压，减小所述电压源单元中的过电应力。
附图说明
在附图中，一个或多个实施例通过实例的方式来示出但并不是进行限定，其中，在通篇描述中，具有相同参考标号的元件表示类似元件。需强调的是，根据工业中的标准实践，多种部件可以不按比例绘制并且仅被用于说明目的。实际上，为了论述清楚，附图中的多种部件的尺寸可以任意地增大或减小。完全结合于此的附图所示的一个或多个实施例包括以下附图：
图1是根据一个或多个实施例的电压源单元的示意图；
图2是根据一个或多个实施例的电压源单元的示意图；
图3是根据一个或多个实施例的电压源单元的示意图；
图4是根据一个或多个实施例的电压源单元的示意图；
图5是示出根据一个或多个实施例的方法的流程图；以及
图6是示出根据一个或多个实施例的方法的流程图。
具体实施方式
以下公开内容提供用于实现所公开的主题的不同特征的不同实施例或实例。以下描述组件和布置的特定实例，以简化本发明。这些是实例但并不旨在进行限定。
旨在结合附图来阅读各个实施例的说明，附图被认为是整个书面说明的一部分。在说明书中，诸如“在…之前”、“在…之后”、“在…之上”、“在…之下”、“向上”、“向下”、“顶部”和“底部”及其派生词(例如，“水平地”、“向下地”、“向上地”等)的关系术语应该被解释为指的是如之后所述或如讨论的附图所示出的定向。这些关系术语是为了便于说明但不要求系统以特定方向进行构造或操作。除非另有明确描述，否则诸如“连接的”和“互连的”的关于附接、耦合等的术语指的是部件直接地或者通过中间部件间接地附接至另一个部件的关系。
图1是根据一个或多个实施例的电压源单元100的示意图。电压源单元100包括稳压单元102、串联单元104、第一吸收单元106、第一电流镜108、第二吸收单元110、电压钳位单元112以及电阻器R1和R2。电压源单元100连接至电压源VDDQ和负载单元120。电压源单元100被配置为接收第一输入信号VREF1和电压源VDDQ。电压源单元100被配置为将输出电压信号VO传送至负载单元120。
在一些实施例中，输出电压信号VO是小于电压源VDDQ的中间电压信号。在一些实施例中，输出电压源VO是大于电压源VDDQ的中间电压信号。在一些实施例中，电压源VDDQ是大于VDD和中间电压信号VO中的至少一个的高电压源。在一些实施例中，电压源VDDQ是VDD的整数倍。在一些实施例中，输出电压信号VO基本等于VDD。在一些实施例中，输出电压信号VO是VDD的整数倍，但是小于电压源VDDQ。在一些实施例中，电压源单元100被配置为生成基本等于2*VDD的输出电压信号VO。在一些实施例中，低压电平是指小于电压源VDDQ和中间电压信号VO的电压电平。在一些实施例中，VDD被表征为低压电平。在一些实施例中，接地电压被表征为低压电平。在一些实施例中，VDD电压在约0.6伏特至约1.2伏特的范围内。在一些实施例中，电压源VDDQ基本等于2.5伏特。在一些实施例中，电压源VDDQ基本等于3.3伏特。在一些实施例中，电压源VDDQ基本等于5.0伏特。
在一些实施例中，包含在电压源单元100中的一个或多个半导体器件包括FinFET或三栅极器件。在一些实施例中，包含在电压源单元100中的一个或多个半导体器件通过10纳米(nm)、14nm或16nm半导体制造工艺进行制造。在一些实施例中，包含在电压源单元100中的一个或多个半导体器件通过65nm或90nm半导体制造工艺进行制造。在一些实施例中，包含在电压源单元100中的一个或多个半导体器件包括薄栅器件或低压器件。在一些实施例中，薄栅器件包括集成电路中的一个或多个半导体器件，其中，该一个或多个半导体器件的等效氧化物厚度小于包含在该集成电路中的其他半导体器件的等效氧化物厚度。在一些实施例中，低压器件包括集成电路中的半导体器件，其中，该半导体器件的Vdd小于包含在该集成电路中的其他半导体器件的Vdd。
在一些实施例中，对于10nm半导体制造工艺，薄栅器件包括等效氧化物厚度在约5埃至约的范围内的半导体器件。在一些实施例中，对于10nm半导体制造工艺，低压器件包括Vdd在约0.7伏特至约0.9伏特的范围内的半导体器件。
在一些实施例中，对于16/14nm半导体制造工艺，薄栅器件包括等效氧化物厚度在约至约的范围内的半导体器件。在一些实施例中，对于16/14nm半导体制造工艺，低压器件包括Vdd在约0.8伏特至约0.95伏特的范围内的半导体器件。
在一些实施例中，对于22/20nm半导体制造工艺，薄栅器件包括等效氧化物厚度在约至约的范围内的半导体器件。在一些实施例中，对于22/20nm半导体制造工艺，低压器件包括Vdd在约0.85伏特至约1.0伏特的范围的半导体器件。
在一些实施例中，对于32/28nm半导体制造工艺，薄栅器件包括等效氧化物厚度在约至约的范围内的半导体器件。在一些实施例中，对于32/28nm半导体制造工艺，低压器件包括Vdd在约0.9伏特至约1.05伏特的范围内的半导体器件。
在一些实施例中，对于45/40nm半导体制造工艺，薄栅器件包括等效氧化物厚度在约至约的范围内的半导体器件。在一些实施例中，对于45/40nm半导体制造工艺，低压器件包括Vdd在约1.0伏特至约1.1伏特的范围内的半导体器件。
在一些实施例中，对于65nm半导体制造工艺，薄栅器件包括等效氧化物厚度在约至约的范围内的半导体器件。在一些实施例中，对于65nm半导体制造工艺，低压器件包括Vdd在约1.1伏特至约1.2伏特的范围内的半导体器件。
在一些实施例中，对于90nm半导体制造工艺，薄栅器件包括等效氧化物厚度在约至约的范围内的半导体器件。在一些实施例中，对于90nm半导体制造工艺，低压器件包括Vdd在约1.2伏特至约1.5伏特的范围内的半导体器件。
稳压单元102连接至串联单元104、电阻器R1和电阻器R2。稳压单元102被配置为接收第一输入信号VREF1和第二输入信号VFB。稳压单元102被配置为将偏压提供给n型金属氧化物半导体(NMOS)晶体管N1并且控制从串联单元104接收的电源电流I1。
稳压单元102包括运算放大器OP1、NMOS晶体管N1以及电容器C1。运算放大器OP1被配置为接收第一输入信号VREF1和第二输入信号VFB。第一输入信号VREF1是在运算放大器OP1的非反相端子处的参考电压。第二输入信号VFB是在运算放大器OP1的反相端子处的电压。运算放大器OP1被配置为将输出信号传送至NMOS晶体管N1和电容器C1。运算放大器OP1的输出信号是施加至NMOS晶体管N1的栅极和电容器C1的电压。运算放大器OP1包括两个输入端子和一个输出端子。运算放大器OP1的第一输入端子连接至第一输入信号VREF1源。运算放大器OP1的第二输入端子连接至第二输入信号VFB源。在一些实施例中，运算放大器OP1被配置为负反馈结构，使得第二输入信号VFB源连接至节点FB处的电阻器R1和R2。运算放大器OP1的输出连接至NMOS晶体管N1和电容器C1。在一些实施例中，运算放大器OP1被配置为比较器结构。在一些实施例中，运算放大器OP1包括比较器器件。在一些实施例中，p型金属氧化物半导体(PMOS晶体管)用于稳压单元102中。
NMOS晶体管N1的栅极连接至运算放大器OP1，并且被配置为接收运算放大器OP1的输出信号。NMOS晶体管N1的漏极连接至串联单元104(通过NMOS晶体管N2的源极)。NMOS晶体管N1的源极接地。稳压单元102被配置为保持NMOS晶体管N1的栅极电压，其控制从串联单元104所接收的电源电流I1。在一些实施例中，如果提供第一输入信号VREF1和第二信号VFB，则稳压单元102被配置为控制NMOS晶体管N1的栅极电压。NMOS晶体管N1的栅极电压控制从串联单元104所接收的电源电流I1。在一些实施例中，电压源单元100的输出电压信号VO通过节点FB反馈回运算放大器OP1，并且与第一输入信号VREF1进行比较，以提供期望的供电电压(输出电压信号VO)。
电容器C1连接至NMOS晶体管N1的栅极、运算放大器OP1的输出以及接地端。
串联单元104连接至稳压单元102、第一吸收单元106和电压钳位单元112。串联单元104经过节点VC连接至电压钳位单元112。串联单元104被配置为接收第一偏置信号B1、第二偏置信号B2、电源电流I1以及来自节点VC的钳位电压。串联单元104被配置为将电源电流I1传送至稳压单元102。串联单元104包括NMOS晶体管N2和NMOS晶体管N3。在一些实施例中，串联单元104防止电压源单元100过电应力(EOS)。在一些实施例中，在串联单元104中使用一个或多个PMOS晶体管。
NMOS晶体管N2的栅极连接至第一偏置信号B1源。在一些实施例中，第一偏置信号B1是从偏压生成电路(未示出)所接收的偏压。在一些实施例中，第一偏置信号B1是基本等于VDD的偏压，并且从偏压生成电路(未示出)接收。NMOS晶体管N2的漏极连接至NMOS晶体管N3的源极和电压钳位单元112(通过PMOS二极管接法晶体管P8的漏极)。在一些实施例中，电压钳位单元112减小NMOS晶体管N2和N3中的EOS。在一些实施例中，电压钳位单元112被配置为将节点VC处的电压钳位于第一中间电压。在一些实施例中，第一中间电压基本等于介于约第一偏置信号B1和约第二偏置信号B2之间的电压。在一些实施例中，第一中间电压基本等于介于约VDD和约2*VDD之间的电压。在一些实施例中，第一中间电压基本等于约1.5*VDD的电压。NMOS晶体管N2的源极连接至NMOS晶体管N1的漏极。在一些实施例中，通过多于一个PMOS二极管接法的晶体管来实现电压钳位单元112。在一些实施例中，通过一个或多个NMOS二极管接法的晶体管来实现电压钳位单元112。
NMOS晶体管N3的栅极连接至第二偏置信号B2源。在一些实施例中，第二偏置信号B2是从偏压生成电路(未示出)所接收的偏压。在一些实施例中，第二偏置信号B2是基本等于2*VDD的偏压并且从偏压生成电路(未示出)接收。NMOS晶体管N3的漏极连接至第一吸收单元106(通过PMOS晶体管P4的漏极)。NMOS晶体管N3的源极连接至NMOS晶体管N2的漏极并且连接至电压钳位单元112(通过NMOS晶体管N4的漏极)。在一些实施例中，电压钳位单元112减小NMOS晶体管N2和N3中的EOS。在一些实施例中，电压钳位单元112被配置为将节点VC处的电压钳位于第一中间电压。在一些实施例中，第一中间电压基本等于介于约第一偏置信号B1和约第二偏置信号B2之间的电压。在一些实施例中，第一中间电压基本等于介于约VDD和约2*VDD之间的电压。在一些实施例中，第一中间电压基本等于约1.5*VDD的电压。NMOS晶体管N3的基体(body)连接至NMOS晶体管N3的源极。
第一吸收单元106连接至串联单元104和第一电流镜108。第一吸收单元106被配置为从第一电流镜108接收电源电流I1。第一吸收单元106被配置为将电源电流I1传送至串联单元104。第一吸收单元106包括PMOS晶体管P3和PMOS晶体管P4。在一些实施例中，第一吸收单元106被配置为吸收来自电压源VDDQ的一种或多种电压降。在一些实施例中，在第一吸收单元106中使用一个或多个NMOS晶体管。
PMOS晶体管P3的源极连接至第一电流镜108(通过PMOS晶体管P2的漏极)并且被配置为接收电源电流I1。PMOS晶体管P3的基体连接至PMOS晶体管P3的源极。PMOS晶体管P3连接为二极管结构，使得PMOS晶体管P3的栅极连接至PMOS晶体管P3的漏极。PMOS晶体管P3的漏极和栅极连接至PMOS晶体管P4的源极。PMOS晶体管P3的漏极被配置为将电源电流I1传送至PMOS晶体管P4。
PMOS晶体管P4的源极连接至PMOS晶体管P3的漏极并且被配置为接收电源电流I1。PMOS晶体管P4的基体连接至PMOS晶体管P4的源极。PMOS晶体管P4连接为二极管结构，使得PMOS晶体管P4的栅极连接至PMOS晶体管P4的漏极。PMOS晶体管P4的漏极和栅极连接至NMOS晶体管N3的漏极。PMOS晶体管P4的漏极被配置为将电源电流I1传送至NMOS晶体管N3。
第一电流镜108连接至第一吸收单元106和第二吸收单元110。第一电流镜108被配置为从电压源VDDQ接收电源电流I1。第一电流镜108被配置为将电源电流I1传送至第一吸收单元106，并且将供电电流I2传送至第二吸收单元110。在一些实施例中，供电电流I2为电源电流I1的镜像。例如，电源电流I1被用于设置PMOS晶体管P2和P1的栅极电压；而PMOS晶体管P1的栅极电压被用于设置供电电流I2。在一些实施例中，在第一电流镜108中使用一个或多个NMOS晶体管。
PMOS晶体管P2的源极连接至电压源VDDQ，并且被配置为接收电源电流I1。PMOS晶体管P2的基体连接至PMOS晶体管P2的源极。PMOS晶体管P2的栅极连接至PMOS晶体管P1的栅极。PMOS晶体管P2连接为二极管结构，使得PMOS晶体管P2的栅极连接至PMOS晶体管P2的漏极。PMOS晶体管P2的漏极和栅极连接至PMOS晶体管P3的源极。PMOS晶体管P2的漏极被配置为将电源电流I1传送至PMOS晶体管P3的源极。
PMOS晶体管P1的源极连接至电压源VDDQ并且被配置为接收供电电流I2。PMOS晶体管P1的基体连接至PMOS晶体管P1的源极。PMOS晶体管P1的栅极连接至PMOS晶体管P2的栅极。PMOS晶体管P1的漏极连接至第二吸收单元110(通过PMOS晶体管P5的源极)。PMOS晶体管P1的漏极被配置为将供电电流I2传送至PMOS晶体管P5的源极。
第二吸收单元110连接至第一电流镜108、电压钳位单元112、电阻器R1以及负载单元120。第二吸收单元110被配置为从第一电流镜108接收供电电流I2。第二吸收单元110被配置为将供电电流I2传送至负载单元120和电阻器R1。第二吸收单元110包括PMOS晶体管P5。在一些实施例中，第二吸收单元110包括多于一个PMOS晶体管P5。在一些实施例中，第二吸收单元110被配置为吸收来自电压源VDDQ的一种或多种电压降。在一些实施例中，在第二吸收单元110中使用一个或多个NMOS晶体管。在一些实施例中，第二吸收单元110是可选的。在一些实施例中，在电源电压VDDQ基本等于3*VDD，而输出电压VO基本等于2*VDD的情况下，不使用第二吸收单元110。在一些实施例中，在电源电压VDDQ和输出电压VO之差基本等于或小于VDD的情况下，不使用第二吸收单元110。
PMOS晶体管P5的源极连接至第一电流镜108并且被配置为接收供电电流I2。PMOS晶体管P5的基体连接至PMOS晶体管P5的源极。PMOS晶体管P5连接为二极管结构，使得PMOS晶体管P5的栅极连接至PMOS晶体管P5的漏极。PMOS晶体管P5的漏极和栅极连接至NMOS晶体管N4的源极、电阻器R1以及负载单元120。PMOS晶体管P5的漏极被配置为将供电电流I2传送至负载单元120和电阻器R1。
电压钳位单元112连接至第二吸收单元110、电阻器R1、负载单元120以及串联单元104。电压钳位单元112包括二极管接法的PMOS晶体管P8。在一些实施例中，电压钳位单元112减小NMOS晶体管N2和N3中的EOS。在一些实施例中，电压钳位单元112被配置为将节点VC处的电压钳位在第一中间电压。在一些实施例中，第一中间电压基本等于介于约第一偏置信号B1和约第二偏置信号B2之间的电压。在一些实施例中，第一中间电压基本等于在约VDD和约2*VDD之间的电压。在一些实施例中，第一中间电压基本等于约1.5*VDD的电压。NMOS晶体管N2的源极连接至NMOS晶体管N1的漏极。在一些实施例中，电压钳位单元112通过多于一个PMOS二极管接法的晶体管来实现。在一些实施例中，电压钳位单元112通过一个或多个NMOS二极管接法的晶体管来实现。在一些实施例中，电压钳位单元112是可选的。
PMOS晶体管P8的源极连接至第二吸收单元110、电阻器R1以及负载单元120。PMOS晶体管P8的基体连接至PMOS晶体管P8的源极。PMOS晶体管P8连接为二极管结构，使得PMOS晶体管P8的栅极连接至PMOS晶体管P8的漏极。PMOS晶体管P8的漏极和栅极连接至NMOS晶体管N2的漏极和NMOS晶体管N3的源极。
电阻器R1连接至电阻器R2、第二吸收单元110、电压钳位单元112、负载单元120以及稳压单元102。电阻器R1通过节点FB连接至电阻器R2和稳压单元102。在一些实施例中，电阻器R1和电阻器R2形成可调分压器单元。电流I2b流过电阻器R1。电阻器R1和R2形成可调分压器114。
电阻器R2连接至电阻器R1、稳压单元102和接地端。电阻器R2的一端通过节点FB连接至电阻器R1和稳压单元102。电阻器R2的另一端接地。在一些实施例中，电阻器R2和电阻器R1形成可调分压器单元。电流I2b流过电阻器R2。在一些实施例中，电阻器R2被配置为可变电阻器。在一些实施例中，由于电阻器R2被配置为可变电阻器，所以电阻器R2和电阻器R1形成可调分压器单元。例如，节点FB处的电压由公式1表示：
V FB = VO * R 2 R 1 + R 2 - - - ( 1 )
其中，VFB是节点FB处的电压，VO是电压源单元100的输出电压信号VO，R1是电阻器R1的值，而R2是电阻器R2的值。
从公式1看出，电阻器R2的值控制节点FB处的电压VFB。在一些实施例中，电阻器R2控制反馈给稳压单元102的电压VFB的量。在一些实施例中，通过调节电阻器R2的值，还可以调节反馈给稳压单元102的电压VFB的量。
电压源单元100被配置为将电压信号VO输出到负载单元120。电压源单元100被配置为将电流I2a输出到负载单元120。在一些实施例中，输出电压信号VO是小于电压源VDDQ的中间电压信号。在一些实施例中，电压源VDDQ是VDD的整数倍。
负载单元120包括负载单元120a、负载单元120b、负载单元120c以及负载电容器CL。在一些实施例中，负载单元120a、120b和120c是被配置为具有基本不同输入电压需求的负载单元，并且电压源单元100能够提供负载单元120的基本不同电压需求。在一些实施例中，负载单元120a、120b和120c是被配置为具有基本相同输入电压需求的负载单元，并且电压源单元100能够提供负载单元120的基本类似电压需求。在一些实施例中，电压源VDDQ基本等于3*VDD，并且负载线L的电压基本等于2*VDD。
负载单元120a连接至VDDQ和负载线L。在一些实施例中，负载线L的电压基本等于2*VDD。
负载单元120b连接至VDDC和负载线L。在一些实施例中，负载线L的电压基本等于2*VDD。在一些实施例中，电压源VDDC基本等于VDD。
负载单元120c连接至负载线L和接地端。在一些实施例中，负载线L的电压基本等于2*VDD。
负载电容器CL连接至负载线L和接地端。在一些实施例中，负载线L的电压基本等于2*VDD。
图2是根据一个或多个实施例的电压源单元200的示意图。电压源单元200是图1所示的电压源单元100的实施例。如图2所示，类似元件具有与图1所示的相同参考标号。与电压源单元100(在图1中示出)相比较，电压源单元200还包括第三吸收单元202、NMOS晶体管N6和第二电流镜204。在一些实施例中，第三吸收单元202、NMOS晶体管N6和第二电流镜204在低负载或空载的条件下，给电压源单元200提供稳定性。
第三吸收单元202通过负载线L连接至第二吸收单元110、电压钳位单元112、电阻器R1以及负载单元120。第三吸收单元202还连接至NMOS晶体管N6。第三吸收单元202被配置为从负载线L接收电流I3。第三吸收单元202被配置为将电流I3传送至NMOS晶体管N6。第三吸收单元202包括PMOS晶体管P6和PMOS晶体管P7。在一些实施例中，第三吸收单元202被配置为吸收来自负载线L的一种或多种电压降。在一些实施例中，在第三吸收单元202中使用一个或多个NMOS晶体管。
PMOS晶体管P6的源极通过负载线L连接至第二吸收单元110、电压钳位单元112、电阻器R1以及负载单元120，并且被配置为接收电流I3。PMOS晶体管P6的基体连接至PMOS晶体管P6的源极。PMOS晶体管P6连接为二极管结构，使得PMOS晶体管P6的栅极连接至PMOS晶体管P6的漏极。PMOS晶体管P6的漏极和栅极连接至PMOS晶体管P7的源极。PMOS晶体管P6的漏极被配置为将电流I3传送至PMOS晶体管P7。
PMOS晶体管P7的源极连接至PMOS晶体管P6的漏极，并且被配置为接收电流I3。PMOS晶体管P7的基体连接至PMOS晶体管P7的源极。PMOS晶体管P7连接为二极管结构，使得PMOS晶体管P7的栅极连接至PMOS晶体管P7的漏极。PMOS晶体管P7的漏极和栅极连接至NMOS晶体管N6的漏极。PMOS晶体管P7的漏极被配置为将电流I3传送至NMOS晶体管N6。
NMOS晶体管N6的栅极连接至第三偏置信号B3源。在一些实施例中，第三偏置信号B3是从偏压生成电路(未示出)所接收的偏压。在一些实施例中，第三偏置信号B3是基本等于VDD的偏压，并且从偏压生成电路(未示出)接收。NMOS晶体管N6的漏极连接至第三吸收单元202(通过PMOS晶体管P7的漏极)。在一些实施例中，NMOS晶体管N6减小第三吸收单元202和第二电流镜204中的EOS。NMOS晶体管N6的源极连接至NMOS晶体管N5的漏极。
第二电流镜204连接至NMOS晶体管N6。第二电流镜204被配置为从电流源CS1和电压源VDD接收电流。第二电流镜204被配置为从NMOS晶体管N6和第三吸收单元202接收电流I3。在一些实施例中，电流I3是从电流源CS1接收的电流的镜像。例如，从电流源CS1接收的电流用于设置NMOS晶体管N7和N5的栅极电压；而NMOS晶体管N5的栅极电压用于设置电流I3的值。在一些实施例中，在第二电流镜204中使用一个或多个PMOS晶体管。
电流源CS1连接至电压源VDD、NMOS晶体管N7的漏极和电阻器Rb。电流源CS1被配置为向第二电流镜204提供参考电流。
NMOS晶体管N7的漏极被配置为从电流源CS1接收电流。NMOS晶体管N7的栅极连接至NMOS晶体管N5的栅极(通过电阻器Rb)。NMOS晶体管N7连接为二极管结构，使得NMOS晶体管N7的栅极连接至NMOS晶体管N7的漏极。NMOS晶体管N7的源极接地。
电阻器Rb连接至电流源CS1、NMOS晶体管N7的栅极和漏极、NMOS晶体管N5的栅极以及电容器C2。在一些实施例中，电阻器Rb和电容器C2形成低通滤波器，以过滤从NMOS晶体管N7和电流源CS1所接收的信号。
电容器C2连接至NMOS晶体管N5的栅极和电阻器Rb。
NMOS晶体管N5的漏极被配置为从NMOS晶体管N6的源极接收电流I3。NMOS晶体管N5的栅极连接至NMOS晶体管N7的栅极(通过电阻器Rb)。NMOS晶体管N5的源极接地。在一些实施例中，在高负载的条件下，NMOS晶体管N5加微小偏压并且调节电流I3。在一些实施例中，在低负载的条件下，NMOS晶体管N5加高偏压，并且调节电流I3。在一些实施例中，在空载条件下，NMOS晶体管N5加高偏压并且调节电流I3。在一些实施例中，在低负载或者空载的条件下，NMOS晶体管N5通过控制电流I3而成为稳定性增强的器件。
图3是根据一个或多个实施例的电压源单元300的示意图。电压源单元300是图2所示的电压源单元200的实施例。如图3所示，类似元件具有与图2所示的相同参考标号。与电压源单元200(在图2中示出)相比较，电压源单元300包括第一吸收单元306以代替第一吸收单元106。与电压源单元200(在图2中示出)相比较，电压源单元300包括电压钳位单元312以代替电压钳位单元112。
第一吸收单元306连接至串联单元104和第一电流镜108。第一吸收单元306被配置为从第一电流镜108接收电源电流I1。第一吸收单元306被配置为将电源电流I1传送至串联单元104。第一吸收单元306包括二极管D1和二极管D2。在一些实施例中，第一吸收单元306被配置为吸收来自电压源VDDQ的一种或多种电压降。
二极管D1的阳极连接至第一电流镜108(通过PMOS晶体管P2的漏极)并且被配置为接收电源电流I1。二极管D1的阴极被配置为将电源电流I1传送至二极管D2的阳极。
二极管D2的阳极连接至二极管D1的阴极，并且被配置为接收电源电流I1。二极管D2的阴极被配置为将电源电流I1传送至NMOS晶体管N3。
电压钳位单元312连接至第二吸收单元110、电阻器R1、负载单元120以及串联单元104。电压钳位单元312包括二极管D3。在一些实施例中，电压钳位单元312减小NMOS晶体管N2和N3中的EOS。在一些实施例中，电压钳位单元312被配置为将节点VC处的电压钳位在第一中间电压。在一些实施例中，第一中间电压基本等于介于约第一偏置信号B1和约第二偏置信号B2之间的电压。在一些实施例中，第一中间电压基本等于介于约VDD和约2*VDD之间的电压。在一些实施例中，第一中间电压基本等于约1.5*VDD的电压。NMOS晶体管N2的源极连接至NMOS晶体管N1的漏极。在一些实施例中，电压钳位单元312是可选的。
图4是根据一个或多个实施例的电压源单元400的示意图。电压源单元400是图1所示的电压源单元100的实施例。如图4所示，类似元件具有与图1所示的相同参考标号。与电压源单元100(在图1中示出)相比较，电压源单元400不包括电压钳位单元112。与电压源单元100(在图1中示出)相比较，电压源单元400包括串联单元404以代替串联单元104。与电压源单元100(在图1中示出)相比较，电压源单元400包括第一吸收单元406以代替第一吸收单元106。与电压源单元100(在图1中示出)相比较，电压源单元400包括第二吸收单元410以代替第二吸收单元110。
与电压源单元100(在图1中示出)相比较，电压源单元400被配置为生成用公式2表示的输出电压信号VO：
VO＝X*VDD   (2)
其中，VO是电压源单元400的输出电压信号VO，X是正数并且VDD是电压源。在一些实施例中，X是整数。
串联单元404包括连接为与图1所示的相同结构的三个以上NMOS晶体管器件N11、...N1X(其中，X是对应于NMOS晶体管器件个数的整数)。与串联单元104(在图1中示出)相比较，串联单元404不包括电压钳位单元112。NMOS晶体管器件N11、...N1X中的每个均被配置为接收相应偏置信号B1、…第X个偏置信号B1X。在一些实施例中，串联单元404的功能与串联单元140(在图1中示出)相同。如公式2所示，整数X的值确定串联单元400中的NMOS晶体管器件N11、...N1X和偏置输入信号B11、...B1X的个数。
在一些实施例中，如果整数X等于3，则输出电压信号VO基本等于3*VDD，并且在串联单元404中使用三个NMOS晶体管N11、N12和N13。
在本实例中，NMOS晶体管N11和N12之间的第一中间电压基本等于介于约第一偏置信号B11和约第二偏置信号B12之间的电压。在一些实施例中，第一中间电压基本等于介于约VDD和约2*VDD之间的电压。在一些实施例中，第一中间电压基本等于约1.5*VDD的电压。在该实例中，NMOS晶体管N12和N13之间的第二中间电压基本等于介于约第二偏置信号B12和约第三偏置信号B13之间的电压。在一些实施例中，第二中间电压基本等于介于约2*VDD和约3*VDD之间的电压。在一些实施例中，第二中间电压基本等于约2.5*VDD的电压。在一些实施例中，串联单元404防止电压源单元400中的过电应力(EOS)。在一些实施例中，在串联单元404中使用一个或多个PMOS晶体管。
第一吸收单元406包括二极管器件D11、...D1n(其中，n是对应于二极管器件个数的整数)以代替PMOS晶体管P3和P4。
二极管D11的阳极连接至第一电流镜108(通过PMOS晶体管P2的漏极)，并且被配置为接收电源电流I1。二极管D11的阴极被配置为将电源电流I1传送至二极管D1n的阳极。
二极管D1n的阳极连接至二极管D11的阴极并且被配置为接收电源电流I1。二极管D1n的阴极被配置为将电源电流I1传送至NMOS晶体管N1X。
在一些实施例中，第一吸收单元406的功能与第一吸收单元106(在图1中示出)相同。在一些实施例中，第一吸收单元406被配置为吸收来自电压源VDDQ的一种或多种电压降。例如，在VDDQ基本等于4*VDD，而输出电压信号VO基本等于2*VDD的情况下，则整数n等于3或4，使得第一吸收单元406包括3个二极管(D11、D12和D13)或4个二极管(D11、D12、D13和D14)。例如，在VDDQ基本等于3*VDD，而输出电压信号VO基本等于2*VDD的情况下，则整数n等于2或3，使得第一吸收单元包括2个二极管(D11和D12)或3个二极管(D11、D12和D13)。
第二吸收单元410包括二极管器件D21、...D2m(其中，m是对应于二极管器件的个数的整数)以代替PMOS晶体管P5。
二极管D21的阳极连接至第一电流镜108(通过PMOS晶体管P1的漏极)并且被配置为接收供电电流I2。二极管D21的阴极被配置为将供电电流I2传送至二极管D2m的阳极。
二极管D2m的阳极连接至二极管D21的阴极并且被配置为接收供电电流I2。二极管D2m的阴极被配置为将供电电流I2传送至负载单元120和电阻器R1。
在一些实施例中，第二吸收单元410的功能与第二吸收单元110(在图1中示出)相同。在一些实施例中，第二吸收单元410被配置为吸收来自电压源VDDQ的一种或多种电压降，并且减小PMOS晶体管P1上的EOS。例如，在VDDQ基本等于4*VDD，而输出电压信号VO基本等于2*VDD的情况下，则整数n等于3或4，使得第二吸收单元410包括3个二极管(D21、D22和D23)或4个二极管(D21、D22、D23和D24)。例如，在VDDQ基本等于3*VDD，而输出电压信号VO基本等于2*VDD的情况下，则整数n等于2或3，使得第二吸收单元410包括2个二极管(D21和D22)或3个二极管(D21、D22和D23)。
图5是根据一个或多个实施例示出由电压源单元中的高电压电平生成中间电压电平的方法500的流程图。方法500开始于操作502，其中，通过稳压单元的第一工作电压控制电流镜的第一电流信号。
在操作504中，吸收来自高电压电平的第一电压降和第二电压降。在一些实施例中，第一电压降由第一P型晶体管吸收，而第二电压降由第二P型晶体管吸收。
在操作506中，通过控制第一N型晶体管的第一偏压并且控制第二N型晶体管的第二偏压减小电压源单元中的过电应力。
在操作508中，通过将第一N型晶体管和第二N型晶体管之间的电压电平钳制到中间偏压电平来减小第一N型晶体管和第二N型晶体管中的过电应力。在一些实施例中，中间偏压电平介于第一偏压和第二偏压之间。
在操作510中，通过第一电流信号控制电流镜的第一工作电压。
在操作512中，通过电流镜的第一工作电压控制电流镜的第二工作电压。
在操作514中，通过电流镜的第二工作电压控制电流镜的第二电流信号。
在操作516中，通过可调分压器控制反馈电压信号。
图6是根据一个或多个实施例示出控制稳压单元的第一工作电压的方法600的流程图。方法600是方法500所示的操作502的实施例。方法600开始于操作602，其中，接收第一电压信号。在一些实施例中，第一电压信号是参考电压。
在操作604中，接收第二电压信号。在一些实施例中，第二电压信号基本等于反馈电压信号。
在操作606中，传送稳压单元的第一工作电压。
本说明书的一方面涉及一种包括稳压单元、分压器和第一电流镜的电压源单元。稳压单元被配置为接收第一电压信号和第二电压信号，并且被配置为生成第三电压信号。分压器连接于第一电流镜和稳压单元之间，并且分压器控制第二电压信号。第一电流镜连接至稳压单元、输入电压源和分压器。第一电流镜被配置为生成第一电流信号和第二电流信号，第二电流信号是第一电流信号的镜像，通过第三电压信号控制第一电流信号，并且第二电流信号控制输出电压源信号。
本说明书的另一方面涉及一种包括稳压单元、可调分压器和第一电流镜的电压源单元。稳压单元被配置为接收第一电压信号和第二电压信号，并且被配置为生成第三电压信号。可调分压器连接于第一电流镜和稳压单元之间，并且可调分压器控制第二电压信号。第一电流镜连接至稳压单元、输入电压源和可调分压器。而且，第一电流镜被配置为生成第一电流信号和第二电流信号，第二电流信号是第一电流镜信号的镜像，通过第三电压信号控制第一电流信号，并且第二电流信号控制输出电压源信号。
本说明书的又一方面涉及一种由电压源单元中的输入电压电平生成输出电压电平的方法，该方法包括：通过稳压单元的第一工作电压，控制电流镜的第一电流信号；通过第一电流信号控制电流镜的第一工作电压；通过电流镜的第一工作电压，控制电流镜的第二工作电压；通过电流镜的第二工作电压控制电流镜的第二电流信号；以及通过可调分压器控制反馈电压信号，其中，输出电压电平小于输入电压电平。
本领域普通技术人员将容易看出，所公开的实施例实现了以上阐述的一个或多个优点。在读取以上说明书之后，本领域普通技术人员将能够作出如本发明广泛公开的多种改变、等同替代以及多种其他实施例。从而，仅通过包含在所附权利要求及其等同物中的限定来限制被授权的保护范围。

Claims (10)

1.一种电压源单元，包括：
稳压单元，被配置为接收第一电压信号和第二电压信号，并且被配置为生成第三电压信号；
分压器，连接至所述稳压单元；
第一电流镜，连接至所述稳压单元、输入电压源和所述分压器，
其中，所述第一电流镜被配置为生成第一电流信号和第二电流信号，
所述第二电流信号是所述第一电流信号的镜像，
通过所述第三电压信号控制所述第一电流信号，
所述第二电流信号控制输出电压源信号，以及
所述分压器控制所述第二电压信号。
2.根据权利要求1所述的电压源单元，其中，所述分压器包括可调电阻器，所述可调电阻器被配置为调节所述第二电压信号。
3.根据权利要求1所述的电压源单元，其中，所述稳压单元包括：
第一N型晶体管，
所述第一N型晶体管的第一端子被配置为第一输入节点，以接收所述第三电压信号；
所述第一N型晶体管的第二端子被配置为第二输入节点，以接收来自所述电流镜的第一电流信号，以及
所述第一N型晶体管的第三端子接地。
4.根据权利要求1所述的电压源单元，还包括：串联单元，防止所述电压源单元中的过电应力，所述串联单元包括第一N型晶体管和第二N型晶体管，其中：
所述第一N型晶体管包括：
所述第一N型晶体管的第一端子被配置为第一输入节点，以接收第一偏压信号；
所述第一N型晶体管的第二端子被配置为第二输入节点，以接收来自所述第一电流镜的第一电流信号；和
所述第一N型晶体管的第三端子被配置为第一输出节点，以将所述第一电流信号传送至所述第二N型晶体管；以及
所述第二N型晶体管包括：
所述第二N型晶体管的第一端子被配置为第三输入节点，以接收第二偏压信号；
所述第二N型晶体管的第二端子被配置为第四输入节点，以接收来自所述第一N型晶体管的第三端子的所述第一电流信号；和
所述第二N型晶体管的第三端子被配置为第二输出节点，以将所述第一电流信号传送至所述稳压单元。
5.根据权利要求4所述的电压源单元，还包括：电压钳位单元，连接至所述第一N型晶体管的第三端子和所述第二N型晶体管的第二端子，其中，所述电压钳位单元保持第三偏压信号，并且所述第三偏压信号介于所述第一偏压信号和所述第二偏压信号之间。
6.根据权利要求5所述的电压源单元，其中，所述电压钳位器件包括：
第一P型晶体管，
所述第一P型晶体管的第一端子被配置为第五输入节点，以接收来自所述分压器和所述电流镜的信号；
所述第一P型晶体管的第二端子连接至所述第一N型晶体管的第三端子和所述第二N型晶体管的第二端子，并且被配置为第三输出节点，以保持所述第三偏压信号，以及
所述第一P型晶体管的第三端子连接至所述第一P型晶体管的第二端子。
7.根据权利要求5所述的电压源单元，其中，所述电压钳位器件包括：
第一二极管，
所述第一二极管的第一端子被配置为第五输入节点，以接收来自所述分压器和所述电流镜的信号；和
所述第一二极管的第二端子连接至所述第一N型晶体管的第三端子和所述第二N型晶体管的第二端子，并且被配置为第三输出节点，以保持所述第三偏压信号。
8.根据权利要求1所述的电压源单元，还包括：第一吸收单元，被配置为吸收来自所述输入电压源的一种或多种电压降，所述第一吸收单元包括第一P型晶体管和第二P型晶体管，其中：
所述第一P型晶体管包括：
所述第一P型晶体管的第一端子被配置为第一输入节点，以接收来自所述第一电流镜的第一电流信号；
所述第一P型晶体管的第二端子被配置为第一输出节点，以将所述第一电流信号传送至所述第二P型晶体管；
所述第一P型晶体管的第三端子连接至所述第一P型晶体管的第二端子；和
所述第一P型晶体管的第四端子连接至所述第一P型晶体管的第一端子；以及
所述第二P型晶体管包括：
所述第二P型晶体管的第一端子被配置为第二输入节点，以接收来自所述第一P型晶体管的第二端子的所述第一电流信号；
所述第二P型晶体管的第二端子被配置为第二输出节点，以将所述第一电流信号传送至所述稳压单元；
所述第二P型晶体管的第三端子连接至所述第二P型晶体管的第二端子；和
所述第二P型晶体管的第四端子连接至所述第二P型晶体管的第一端子。
9.一种电压源单元，包括：
稳压单元，被配置为接收第一电压信号和第二电压信号，并且被配置为生成第三电压信号；
可调分压器，连接至所述稳压单元；
第一电流镜，连接至所述稳压单元、输入电压源和所述可调分压器，
其中，所述第一电流镜被配置为生成第一电流信号和第二电流信号，所述第二电流信号是所述第一电流信号的镜像，通过所述第三电压信号控制所述第一电流信号，所述第二电流信号控制输出电压源信号，并且所述可调分压器控制所述第二电压信号。
10.一种由电压源单元中的输入电压电平生成输出电压电平的方法，所述方法包括：
通过稳压单元的第一工作电压来控制电流镜的第一电流信号；
通过所述第一电流信号来控制所述电流镜的第一工作电压；
通过所述电流镜的第一工作电压来控制所述电流镜的第二工作电压；
通过所述电流镜的第二工作电压来控制所述电流镜的第二电流信号；以及
通过可调分压器来控制反馈电压信号，其中，所述输出电压电平小于所述输入电压电平。
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