CN104916668A - 双极晶体管器件及其制造方法 - Google Patents

双极晶体管器件及其制造方法 Download PDF

Info

Publication number
CN104916668A
CN104916668A CN201510101368.1A CN201510101368A CN104916668A CN 104916668 A CN104916668 A CN 104916668A CN 201510101368 A CN201510101368 A CN 201510101368A CN 104916668 A CN104916668 A CN 104916668A
Authority
CN
China
Prior art keywords
isolation
dielectric
area
bipolar transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510101368.1A
Other languages
English (en)
Other versions
CN104916668B (zh
Inventor
约翰内斯·J·T·M·唐克尔
维特·桑迪·恩
托尼·范胡克
埃弗利娜·格里德莱特
安可·赫琳哈
迪克·克拉森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of CN104916668A publication Critical patent/CN104916668A/zh
Application granted granted Critical
Publication of CN104916668B publication Critical patent/CN104916668B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6625—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

本公开涉及双极晶体管器件和制造所述双极晶体管器件的方法。所述器件包括场板，所述场板位于与所述有源区域的基极-集电极结相邻的隔离区域中。所述隔离区域包括栅极端子，所述栅极端子被布置为独立于所述晶体管的集电极、基极或发射极端子进行偏压。

Description

双极晶体管器件及其制造方法
技术领域
本公开涉及一种双极晶体管器件。本公开还涉及一种制造双极晶体管的方法。具体地，本公开涉及包括这种晶体管器件的集成电路和射频(RF)功率放大器。
背景技术
在高速数据通信中(例如，多媒体通信)，数据发射机和接收机需要在高频(例如，在千兆赫兹(GHz)RF范围内)下工作。在这种数据发射机和接收机中，RF功率放大器是用于产生在RF频率下具有高线性的足够信号功率的重要元件。
由于双极晶体管(诸如异质结双极晶体管HBT)在RF频率下具有较高的性能(诸如较高的输出信号功率、高功率密度和高线性)，所以对于功率放大器应用来讲，双极晶体管优于基于COMS的器件。另一方面，由于基于III-V的晶体管具有较高的击穿电压、较高的最大操作频率和较高的功率密度，所以基于III-V的晶体管优于基于硅的器件。然而在另一方面，当与基于III-V的器件进行比较时，基于Si的HBT器件(诸如SiGe)比这种基于III-V的器件更加成本高效，更易于集成为例如大型片上系统，但是却以较低的击穿电压和较低的输出功率作为代价。
在传统的基于SiGe的HBT器件中，试图通过执行集电极注入来增加击穿电压。然而，以这种方式增加击穿电压需要与截止频率fT的降低相权衡，其中截止频率fT是HBT器件的优良指数。可以通过所谓的Johnson极限来解释这种权衡。Johnson极限等于峰值电流增益截止频率fT和集电极-发射极击穿电压BVCEO的乘积。通常通过控制特定HBT器件的集电极中的掺杂量来控制这些特性。较高的集电极掺杂程度一方面由于延缓了所谓的Kirk效应而使fT增加，另一方面由于增加了集电极处的局部电场而使BVCEO降低。
击穿电压和截止频率之间的权衡可能限制对这种HBT器件的应用。例如，这种器件可能不适于需要在GHz范围中的足够高的频率处以中至高功率和高线性进行操作的RF放大器。
通过减少上述权衡的效果来改善器件性能的尝试包括例如包括所谓的栅控倒置集电极(gated bottom up-collectors)或栅控侧向集电极的器件。这种器件试图重塑电场分布以便有效地在不降低截止频率fT的情况下增加击穿电压。
对于包括栅控倒置集电极的器件，器件处理(例如，对具有不同深度的浅沟槽隔离区的处理)的复杂性可能导致处理时间增加和器件成本增加。
对于不包括浅沟槽隔离(STI)区域的栅控侧向集电极，可能在基极和集电极结处产生非常高的局部电场(在600KVcm-1到800KVcm-1的范围内)。所述电场(通常称作场尖峰)可能引起器件可靠性问题，例如，由于碰撞电离而导致器件击穿。每当所述场高于所述器件材料的临界电场(例如，在硅中为500kV/cm)时，碰撞电离(产生电子/空穴)足以损坏所述器件。因此，这种场尖峰通常是不希望的。
因此，一般公知的器件可能具有较低的击穿电压和较低的操作频率，或可能遭受场尖峰及其相关问题。
发明内容
提供了一种制造双极晶体管的方法，包括：在衬底中形成隔离区域，所述隔离区域与所述双极晶体管的有源区域相邻；在所述隔离区域的基部和各个侧壁上形成电介质；以及在所述隔离区域中沉积半导体材料以形成场板，其中所述场板与所述有源区域的基极-集电极结相邻。
根据实施例，形成所述电介质可以包括刻蚀电介质材料以在所述隔离区域内限定栅极电介质。备选地，形成所述电介质可以包括沉积电介质材料以在所述隔离区域中限定栅极电介质。在所述隔离区域中沉积的半导体材料可以是多晶半导体材料，其中所述多晶半导体材料可以包括所述双极晶体管的基极或发射极。
根据实施例，形成所述栅极电介质和所述半导体材料可以限定所述晶体管的栅极端子。所述栅极端子可以被布置为独立于所述晶体管的集电极、基极或发射极端子进行偏压。
还提供了一种双极晶体管，包括：衬底，包括隔离区域，所述隔离区域与所述双极晶体管的有源区域相邻；电介质，位于所述第一隔离区域的基部和各个侧壁上；场板，由所述隔离区域中的半导体材料形成，其中所述场板与所述有源区域的基极-集电极结相邻。
根据实施例，所述电介质可以在所述隔离区域中限定栅极电介质。所述半导体材料可以是多晶半导体材料。多晶半导体材料包括所述双极晶体管的基极。备选地，多晶半导体材料可以包括所述双极晶体管的发射极。
根据实施例，栅极电介质和所述半导体材料可以限定所述晶体管的栅极端子。所述栅极端子可以被布置为独立于所述晶体管的集电极、基极或发射极端子进行偏压。
还提供了一种RF功率放大器，包括一个或更多个的所述双极晶体管。
还提供了一种集成电路，包括一个或更多个的所述双极晶体管。
附图说明
在附图和描述中，相同的附图标记表示相同的特征。下文仅参考附图示例性地描述了本发明，附图中：
图1a示出了在去除STI氧化物并形成栅极介质层的步骤之后实施例的示意横截面；
图1b示出了在去除硅化物保护层的步骤之后的示意横截面；
图1c示出了在基极外延的步骤之后晶片的示意横截面；
图1d示出了在基极多晶硅沉积的步骤之后晶片的示意横截面；
图1e示出了在形成发射极窗口的步骤之后晶片的示意横截面；
图1f示出了在形成分隔层的步骤之后晶片的示意横截面；
图1g示出了在沉积发射极的步骤之后晶片的示意横截面；
图1h示出了在图案化发射极的步骤之后晶片的示意横截面；
图1i示出了在图案化基极的步骤之后晶片的示意横截面；
图1j示出了在针对具有单独的场端子的器件图案化基极的步骤之后晶片的示意横截面；
图2a示出了在基极多晶硅沉积的步骤之后晶片的示意横截面；
图2b示出了在刻蚀沟槽的步骤之后晶片的示意横截面；
图2c示出了在去除氧化物的步骤之后晶片的示意横截面；
图2d示出了在基极氧化物和保护氮化物层沉积的步骤之后晶片的示意横截面；
图2e示出了在形成发射极之后晶片的示意横截面；
图3示出了根据实施例的HBT器件结构的示意横截面；以及
图4示出了针对图3的HBT器件结构的仿真器件关闭状态电场分布。
具体实施方式
下文中，本领域技术人员应认识到，为了提供晶体管功能，用第一导电类型的材料来形成示例HBT的集电极区域和发射极区域，而用与第一导电类型不同的第二导电类型的材料形成示例HBT的基极区域。第一导电类型可以是n型，第二导电类型可以是p型。备选地，第一导电类型可以是p型，第二导电类型可以是n型。
尽管本公开可应用于例如HBT的任意双极晶体管设计，但以下公开内容将借助CMOS处理(具有用于产生双极晶体管的附加处理步骤(例如，BiCMOS处理))中制造的HBT来进行解释。
作为针对形成如下所述结构的HBT器件的处理的开始点，如图1a所示，提供了半导体晶片，所述半导体晶片包括硅衬底40，其中在所述衬底40内形成有隔离区域，例如浅沟槽隔离(STI)区域42。在此之前，可以通过任意适合技术(例如，通过在衬底40中刻蚀沟槽并随后通过沉积例如高密度等离子(HDP)氧化物来填充所述沟槽)在衬底40中形成所述STI区域42。STI区域42可以在衬底40中限定沉降区域(sinker region)44和有源双极区域46。有源双极区域46是限定了晶体管功能的区域，也就是N-集电极、P-基极、N-发射极或PNP。
在形成STI区域42之后，将硅化物保护层48设置在所述衬底上，使得它覆盖STI区域42、DN(沉降)区域44和有源双极区域46。从最下层开始，也就是从与STI区域42、沉降区域44和有源双极区域46相接触的层开始，硅化物保护层48通常由包括以下部分的层堆叠形成：氧化物层48C、氮化物层48B和多晶硅层48A。具体地，例如，硅化物保护层48可以由诸如原硅酸四乙酯(TEOS)的氧化物层48C、诸如氮化硅的氮化物层48B以及诸如非晶硅的多晶硅层48A形成。硅化物保护层48的主要目的可以是保护已在CMOS处理中制造的将进行双极处理的晶片区域(例如，STI区域、沉降区域和/或有源双极区域)在双极处理期间不受损坏。
可以通过在硅化物保护层48上施加光阻层50(除了在在沉降区域44和有源双极区域46之间的STI区域42上限定的第一窗口区域41之外)，来形成栅极沟槽G。在施加所述光阻层50之后，可以使用干刻来去除与光阻层50中限定的第一窗口区域41相对应的硅化物保护层48。在去除硅化物保护层48之后，所述干刻接着可以去除在STI区域42中的部分氧化物，其中所述部分氧化物与在光阻层50中的第一窗口区域41相对应，以在STI区域42中形成沟槽52，从而形成栅极沟槽G。所述干刻可以是任何适合的干刻工艺，例如碳四氟甲烷(CF4)等离子刻蚀。
将STI区域42中的氧化物(可以是上述的高密度等离子(HDP)氧化物)刻蚀成垂直厚度t，即在底部STI区域中剩余的氧化物的厚度。这种剩余氧化物厚度t限定了HBT器件栅极的栅极电介质层53厚度(或其它术语，氧化物层厚度)。垂直厚度t是在刻蚀沟槽52的底部和硅衬底40之间的氧化物的厚度。例如，所述厚度t可以是大约150nm。通常，在光阻层50中的窗口区域的横向宽度应大约为200到300nm。可以通过基于时间的刻蚀来控制厚度t，使得根据所使用的特定刻蚀，厚度t在所述晶片的宽度上可能存在大约小于30nm的变化。这种厚度变化可导致HBT集电极-基极、开-发射极击穿电压(BVCBO)发生2到3伏之间的变化。所述电压变化是由于在电介质厚度以及影响所述电介质下方的电场的效率之间存在权衡。电介质越薄，对电场的抑制就越强。然而，电介质越薄，电介质被击穿的风险就越高。
在形成栅极介质层53之后，移除在有源双极区域46上的硅化物保护层48。参考图1b，在移除硅化物保护层48之前，用光阻50覆盖STI区域42中的刻蚀栅极沟道G，此外，还在位于有源双极区域46上的光阻50中形成第二窗口区域41’。第二窗口区域41’的宽度宽于有源双极区域46的宽度，以便最小化主要向外扩散到集电极的基极掺杂物之间的寄生电容。然后可以通过用干刻(诸如，基于时间的干刻工艺(例如，基于CF4的刻蚀，通过添加O2、N2、H2来影响所述刻蚀的选择性))刻蚀多晶硅层48A和氮化物层48B，来去除硅化物保护层48。所述刻蚀可以停止在氧化物层48C。为了去除氧化物层48C，可以使用例如氢氟酸(HF)刻蚀的湿刻。对氧化物48C的去除暴露出形成有源双极区域46的材料，其中所述材料可以例如是HBT器件的硅衬底40。
在去除硅化物保护层48以及去除光阻50之后，下一步骤是基极外延，其中通过适合半导体材料的外延生长来形成所述HBT器件的基极端子56、56’。基极56、56’可以由诸如SiGe的任何适合半导体材料形成。通过本领域技术人员所理解的任何适合处理，去除光阻50。
参考图1c，生长诸如SiGe的适合半导体材料56、56’，以形成所述器件的基极。然而，除了在有源双极区域46的暴露材料上的生长之外(所述生长将是晶体基极56’)，基极的生长将是多晶56。在有源双极区域46上的晶体生长56’可能由于与例如有源双极材料的Si晶格匹配。
多晶56基极层生长的剩余部分可能是由于硅化物保护层48的非晶层和在STI区域42中形成栅极介质层53的氧化物层而引起的。由于所述外延，用多晶56基极层填充如上所述的形成在STI区域42中的栅极沟槽。根据栅极沟槽的宽度，栅极沟槽G中的外延可能导致用多晶基极层56对所述栅极沟槽的共形填充在其上产生一些地貌。备选地，当在栅极沟槽中的外延的宽度是沉积层厚度的两倍时，沟槽填充可使得其形态上均衡。用多晶56基极层填充所述栅极沟槽G导致在HBT器件的栅极中形成场板。由于在基极-集电极结处(也就是说，晶体基极56’和形成集电极的有源双极区域46的边界)附近形成了氧化物层栅极介质层53，可以减少或消除场尖峰。对沉积基极多晶硅60材料的后续沉积(如下所述)完成对所述场板的形成。
可以在550和625摄氏度之间实现基极多晶56生长步骤，所述温度导致较低的生长速率，因此，导致较薄的外延层，并在SiGe材料的情况中，导致较高的Ge加入。典型的基极层堆叠可以包括约10nm内在硅(intrinsic Si)，随后为约20nm的内在SiGe:C，随后为约5nm的掺杂B的SiGe:C，随后为约10nm的i-SiGe:C，随后为约50nm的掺杂B的Si。大约包含约0.2％的碳，以便抑制硼(B)在所述处理的后续热步骤期间进行扩散。
如图1d所示，在基极多晶56生长之后，在位于有源双极区域46上的晶体层56’上形成刻蚀保护层58。刻蚀保护层58可以是例如氧化硅(诸如TEOS)的任意适合材料。所述刻蚀保护层58可以通过任何适合方法(例如通过图案化)形成在晶体层56’上。在形成刻蚀保护层58之后，用所沉积的基极多晶硅60材料来填充多晶56基极层中的任何地貌。在沉积基极多晶硅材料60之后，可以如图1e所示，形成发射极窗口62。基极氧化物层68沉积在基极多晶硅材料60上，并随后为诸如Si3N4的氮化物层70以在后续的处理步骤(例如，如下所述的刻蚀发射极窗口62)期间保护下方的氧化物层68。通过在位于晶体生长56’上方的基极多晶硅材料60中刻蚀沟槽，来形成发射极窗口62，所述晶体生长56’在有源双极区域46上。通过适合的干刻对发射极窗口62的刻蚀将止于刻蚀保护层58处。这种干刻可以用作用于图案化所述层堆叠的端点触发。在完成所述刻蚀之后，剥去所述光阻。
在形成发射极窗口62之后，将L型的分隔层72形成在所述发射极窗口62的各个侧壁上，如图1f所示。L型的分隔层72可以由任意适合材料构成，诸如非晶硅和氮氧化合物(ONO)层堆叠。可以通过4nm-10nm-4nm厚的层，来形成ONO堆叠。上方的4nm氧化物层和非晶硅可以是牺牲的，这是由于它们将在刻蚀步骤期间被消耗。
L型分隔层72限定HBT的发射极-基极结的外在部分，并防止注入材料在后续沉积的发射极材料中向外扩散。
在形成L型分隔层72之后，通过诸如HF湿刻的湿刻来部分地或全部地去除刻蚀保护层58。这暴露出晶体材料56’。如图1g所示，然后通过例如化学气象沉积(CVD)处理来沉积发射极74。如上所述，所暴露的氮化物层70和分隔层72上的沉积将是多晶74’，而通过刻蚀保护层58而暴露出的晶体材料上的沉积将是晶体74。所述发射极可以是诸如Si的任何适合材料。
现参考图1h，在发射极处理的步骤中(也称作发射极图案化)，从发射极窗口62区域的任何一侧去除多晶硅发射极材料74’、氮化物层70和基极氧化物层68的部分。可以通过任何适合干刻处理来实现这种使发射极图案化的步骤。
在使发射极图案化之后，如图1i所示，对基极多晶硅材料60和多晶56基极层进行处理，以限定场板。在所述处理步骤中，场板可以从左侧连接到基极，或其可以在所述处理步骤中被分离，以形成栅极端子，如图1j所示。在图1j的情况中，示出了四端子器件，其中将场板定义为单独的端子，可以向其施加单独的电压，从而允许对所述场板进行单独偏压，因此更好地控制对电场尖峰的抑制。在图1i的情况中，没有将场板限定为单独的端子，而是将场板连接到HBT的基极，因此，还可将向基极施加的偏压应用于所述场板。
现参考图2a，呈现了上述处理的备选方案。与上述图1a相同，在图2a中，提供了包括隔离区域(诸如，浅沟槽隔离(STI)区域42)的硅衬底40。可以通过任意适合技术，例如，通过刻蚀适合沟槽并接着沉积高密度等离子(HDP)沉积氧化物，在衬底40中形成所述STI区域42。如上所述，STI区域42可以在衬底40中限定沉降区域44和有源双极区域46。
与上述处理相同，在形成STI区域42之后，将硅化物保护层48设置在衬底上，使得它覆盖STI区域42、沉降区域44和有源双极区域46。从最下层开始，也就是从与STI区域42、DN(沉降)区域44和有源双极区域46相接触的层开始，硅化物保护层48通常由包括以下部分的堆叠形成：氧化物层48C、氮化物层48B和多晶硅层48A。具体地，例如，硅化物保护层48可以由诸如TEOS的氧化物层48C、诸如氮化硅的氮化物层48B以及诸如非晶硅的多晶硅层48A形成。硅化物保护层48的主要目的可以是保护已通过CMOS处理制造的器件区域在双极处理期间不受损坏。
不同于图1a到1d所呈现的步骤的以上处理，图2a所示的下一步骤是断开(open)硅化物保护层48。与所讨论的上述处理相同，其中在位于有源双极区域46上的光阻(未示出)中形成窗口区域。所述窗口区域的宽度宽于有源双极区域。然后，通过以上结合图1a讨论的刻蚀，来断开硅化物保护层48。
在断开硅化物保护层48之后，下一步骤是基极外延，其中通过适合半导体材料的外延生长来形成所述器件的基极端子。所述基极可以由诸如SiGe的任何适合半导体材料形成。然而，除了位于有源双极区域处的部分被刻蚀的氧化物层48C之外，SiGe的生长将是多晶56。
参考图2a，生长诸如SiGe的适合半导体材料以形成所述器件的基极。然而，除了在有源双极区域46的暴露材料上的生长之外(所述生长将是晶体)，基极的生长将是多晶56。在有源双极区域46上的晶体生长可以是由于例如有源双极材料的Si晶格而引起的。
多晶生长的剩余部分可以是由于硅化物保护层48的非晶层和在STI中形成栅极介质层的氧化物层而引起的。
在基极外延之后，如上所述，将刻蚀保护层58形成在晶体SiGe层56’上。器件栅极的形成然后完成。然后，在基极多晶硅60上施加光阻层50，除了在沉降区域44和有源双极区域46之间的STI区域42上的光阻层50中的窗口区域G之外，如图2b所示。
如图2c所示，在施加光阻层50之后，使用干刻来去除与光阻层50中的窗口区域41相对应的区域中的基极多晶硅60以及硅化物保护层48。干刻然后去除STI区域42中的与光阻层中的窗口区域相对应的部分氧化物，以便形成沟槽52。所述干刻可以是任何适合的干刻工艺。干刻可以去除窗口41中的大部分STI氧化物(例如，厚度为t的部分STI氧化物可能剩余在所述沟槽的底部，如以上结合图1a所述)。在这种情况下，为了去除其余的氧化物从而去除STI中的所有氧化物(也就是说，厚度t)，可以向STI中的氧化物施加例如HF刻蚀的适合湿刻。
在通过湿刻完全去除全部氧化物厚度的情况下，接着将另一氧化物层68沉积在所述沟槽52的底部和侧壁上，以便如图2d所示部分填充沟槽52。氧化物层68可以是任何适合材料，例如，诸如TEOS的硅的氧化物。相较于图1a的示例，不通过刻蚀处理，而是通过对氧化物厚度t提供更好控制的沉积处理，来确定在图2d的示例中形成的氧化物厚度t。因此，通过对氧化物层68厚度进行控制，能够优化击穿电压BVCBO。
另一氧化物层68在基极多晶硅60上延伸。然后，将氮化物层70施加在所述另一氧化物层68上。氮化物层70可以是例如SiN，可以在例如刻蚀发射极窗口的后续处理步骤期间，保护下方的所述另一氧化物层68，所述另一氧化物层68限定了HBT器件栅极的栅极电介质(或氧化物层厚度)，因此限定了用于控制HBT器件的击穿电压BVCBO的场板。
因此，可以通过以下处理来限定场板。将氧化物68沉积在沟槽52的各侧壁上。然后将氮化物层70施加到氧化物层68上。在施加氮化物层62之后，所述处理的下一步骤可以是形成发射极窗口62和进一步的栅极窗口64。以上结合图2e讨论了所述处理的步骤。L型的分隔层72可以形成在发射极窗口62和栅极窗口64的各侧壁上。然后沉积发射极材料74、74’。所暴露的氮化物层70和分隔层72上的沉积将是多晶74’，而通过刻蚀位于发射极窗口底部的保护层58而暴露出的晶体材料上的沉积将是晶体74。发射极材料74、74’可以是任何适合材料，例如Si。
对于图1a到1d的处理，在这种情况下，栅极窗口中所形成的场板可以从左侧连接到发射极，或在发射极图案化的处理步骤中被切割，以形成HBT的第四端子。因此，可以独立于HBT的集电极、基极和发射极，对这种单独的端子进行单独偏压。在使用中，可以调谐对栅极(因此，场板)的偏压，以便优化场分布。这可以导致针对特定栅极氧化物厚度引起最大的击穿电压。
在以上描述中，场板可以是掺杂的基极多晶56或掺杂的发射极多晶材料74’。在基极多晶56的情况下，所述材料可以是p型掺杂的。在发射极多晶材料74’的情况下，所述材料可以是n型掺杂的。
现转向图3，示出了HBT器件的结构。通常，HBT器件是侧向集电极型器件，也就是说，半导体材料81可以包括通过在衬底81上的外延生长或注入而形成的集电极区域82。衬底可以是掺杂有诸如砷As的n型杂质的n型硅衬底。备选地，所述衬底可以是掺杂有诸如硼B的p型杂质的p型硅衬底。衬底814还可以包括例如上述STI区域的隔离区域，通常在所述隔离区域之间限定所述器件的有源双极区域46。所述隔离区域42还可以用于限定沉降区域44，其中沉降区域44用于将HBT器件的集电极端子与集电极区域82相连。沉降区域应与集电极区域82具有相同的导电类型。举例来讲，在集电极区域是n型的情况下，沉降区域44将也是n型，例如，通过注入例如As而形成的深层n型(DN)，尽管技术人员应认识到可以通过任何适合步骤来形成所述沉降区域。
将HBT器件的发射极区域形成在上述有源双极区域46上。
HBT器件的栅极形成在位于沉降区域44和有源双极区域46之间的隔离区域42中，以上描述了针对这种形成的处理。所述栅极包括由氧化物层53形成的场板。
现参考图4，示出了对图3的器件的电场分布的仿真，其中基极-发射极电压(VBE)是0V，集电极-基极电压(VCB)是20V(换言之，在所述器件中没有电流流动)。由于氧化物层53的作用，在基极-集电极处的氧化物的结处的栅极中减少了电场尖峰。相反地，现在电场在整个集电极区域中均匀扩散。
如图3所示，栅极区域中的氧化物层的形状可被布置为使得其可以具有三个部分，通常由厚度W1、W2和W3来表示，其中W2与上述厚度t相对应。场板可被布置为使得其在高电场的区域处(即，在有源双极区域46的界面处)较薄，在低电场的区域处(即，远离所述有源区域处，例如，在隔离区域的基部处和在沉降区域的结处)较厚。这种配置可能引起最大击穿电压下的优化降低表面电场(RESURF)效应。
氧化物厚度W1、W2和W3是重要的，这是由于它们影响能够集电极区域46、82和44内的电场可被影响的程度。氧化物越薄，场板上的偏压电势对所述电场的影响就越大。
例如，在有源双极区域46的界面处的氧化物的厚度W1可以小于150nm。在栅极的底部处的氧化物的厚度W2可以在150nm左右。邻近集电极端子的氧化物的厚度W3可以是在300nm到500nm的范围内。优选地，对于漂移区为1.2μm的HBT器件并且在npn型器件的情况中(漂移区处的n型掺杂浓度大约为4x1016cm-3)，击穿电压BVCBO可以是大约44V。为了便于解释，在图3中未示出栅极中的L型分隔层。
因此，本领域技术人员应认识到，W1的厚度(也就是在栅极沟槽的基部中的栅极氧化物厚度)影响控制场尖峰的能力，并对器件的击穿电压产生后续影响。此外，根据所述的器件和方法，能够提供覆盖集电极基极结的场板，其中栅极电介质的厚度满足根据击穿电压和截止频率的要求。
本文示例示出了栅极与基极相连的情况。如本领域技术人员所理解的，栅极和基极可以是分离的。
总而言之，公开了一种用于制造具有栅极电介质或场板的HBT器件的设备和处理，其中所述场板可以控制或影响所述器件的性能。
在所附的独立权利要求中阐述了本发明的特定和优选方面。可以根据需要，合并来自从属和/或独立的权利要求的特征的组合，而不是仅如权利要求所述。
本公开的范围包括了本文明确公开或暗示公开的任何新颖特征或特征的组合或其一般形式，而不管它是否与所要求保护的发明有关，或是否减轻本发明解决的任何问题或所有问题。因此，申请人在此指出，在对本申请或由此得到的任何其它申请的答辩期间，可以针对这种特征构造出新的权利要求。具体地，关于所附权利要求，可以将来自独立权利要求的特征与来自从属权利要求的特征相结合，并且可以以任何适合方式合并来自各从属权利要求的特征，不仅限于权利要求所枚举的特定组合。
还可以将在单独实施例的上下文中描述的特征以组合方式提供在单个实施例中。相反，还可以分别提供或以任何适合子组合的方式提供为了简短而在单个实施例的上下文中描述的多个特征。
术语“包括”不排除其他要素或步骤，所述术语“一”、或“一个”不排除多个。权利要求中的附图标记不应理解为限制权利要求的范围。

Claims (15)

1.一种制造双极晶体管的方法，包括：
在衬底中形成隔离区域，所述隔离区域与所述双极晶体管的有源区域相邻；
在所述隔离区域的各个侧壁和所述隔离区域的基部上形成电介质；以及
在所述隔离区域中沉积半导体材料以形成场板，其中所述场板与所述有源区域的基极-集电极结相邻。
2.根据权利要求1所述的方法，其中形成所述电介质包括：刻蚀电介质材料，以在所述隔离区域中限定栅极电介质。
3.根据权利要求1所述的方法，其中形成所述电介质包括：沉积电介质材料，以在所述隔离区域中限定栅极电介质。
4.根据权利要求1到3中的任一权利要求所述的方法，其中在所述隔离区域中沉积的半导体材料是多晶半导体材料。
5.根据权利要求4所述的方法，其中所述多晶半导体材料包括所述双极晶体管的基极或发射极。
6.根据前述权利要求中的任何一项或多项权利要求所述的方法，其中形成所述栅极电介质和所述半导体材料限定所述晶体管的栅极端子。
7.根据权利要求6所述的方法，其中所述栅极端子被布置为独立于所述晶体管的集电极、基极或发射极端子进行偏压。
8.一种双极晶体管，包括：
衬底，包括隔离区域，所述隔离区域与所述双极晶体管的有源区域相邻；
电介质，位于所述第一隔离区域的各个侧壁和所述隔离区域的基部上；
场板，由所述隔离区域中的半导体材料形成，其中所述场板与所述有源区域的基极-集电极结相邻。
9.根据权利要求8所述的双极晶体管，其中所述电介质在所述隔离区域中限定栅极电介质。
10.根据权利要求8或9所述的双极晶体管，其中所述半导体材料是多晶半导体材料。
11.根据权利要求10所述的双极晶体管，其中所述多晶半导体材料包括所述双极晶体管的基极或发射极。
12.根据前述权利要求中的任一项权利要求所述的双极晶体管，其中所述栅极电介质和所述半导体材料限定所述晶体管的栅极端子。
13.根据权利要求12所述的双极晶体管，所述栅极端子被布置为独立于所述晶体管的集电极、基极或发射极端子进行偏压。
14.一种RF功率放大器，包括一个或更多个根据权利要求8到13中的任一权利要求所述的双极晶体管。
15.一种集成电路，包括一个或更多个根据权利要求8到13中的任一权利要求所述的双极晶体管。
CN201510101368.1A 2014-03-12 2015-03-06 双极晶体管器件及其制造方法 Active CN104916668B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP14159267.5 2014-03-12
EP14159267.5A EP2919272B1 (en) 2014-03-12 2014-03-12 Bipolar transistor device and method of fabrication

Publications (2)

Publication Number Publication Date
CN104916668A true CN104916668A (zh) 2015-09-16
CN104916668B CN104916668B (zh) 2018-11-27

Family

ID=50239555

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510101368.1A Active CN104916668B (zh) 2014-03-12 2015-03-06 双极晶体管器件及其制造方法

Country Status (3)

Country Link
US (2) US20150263108A1 (zh)
EP (1) EP2919272B1 (zh)
CN (1) CN104916668B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106226577A (zh) * 2015-06-02 2016-12-14 朗姆研究公司 电压模型rf偏置应用的大动态范围rf电压传感器和方法
CN110310988A (zh) * 2018-03-27 2019-10-08 恩智浦美国有限公司 半导体装置和制造半导体装置的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947778B2 (en) * 2016-07-15 2018-04-17 International Business Machines Corporation Lateral bipolar junction transistor with controlled junction
US10749017B1 (en) 2019-02-12 2020-08-18 Qualcomm Incorporated Heterojunction bipolar transistors with field plates
US11515406B2 (en) * 2019-04-10 2022-11-29 Qualcomm Incorporated Heterojunction bipolar transistor with field plates
US12132093B2 (en) * 2022-06-07 2024-10-29 Nxp Usa, Inc. Base silicide on monocrystalline base structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132344B1 (en) * 2004-12-03 2006-11-07 National Semiconductor Corporation Super self-aligned BJT with base shorted field plate and method of fabricating
WO2008026175A1 (en) * 2006-08-31 2008-03-06 Nxp B.V. Method of manufacturing a bipolar transistor
CN102522425A (zh) * 2011-12-23 2012-06-27 上海华虹Nec电子有限公司 超高压锗硅hbt晶体管器件的结构及制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4704368A (en) * 1985-10-30 1987-11-03 International Business Machines Corporation Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor
US4887145A (en) * 1985-12-04 1989-12-12 Hitachi, Ltd. Semiconductor device in which electrodes are formed in a self-aligned manner
DE69841435D1 (de) * 1997-07-11 2010-02-25 Infineon Technologies Ag Ein herstellungsverfahren für hochfrequenz-ic-komponenten
US6573539B2 (en) * 2000-01-10 2003-06-03 International Business Machines Corporation Heterojunction bipolar transistor with silicon-germanium base
US7180159B2 (en) * 2004-07-13 2007-02-20 Texas Instruments Incorporated Bipolar transistor having base over buried insulating and polycrystalline regions
US8159024B2 (en) * 2007-04-20 2012-04-17 Rensselaer Polytechnic Institute High voltage (>100V) lateral trench power MOSFET with low specific-on-resistance
JP2010034191A (ja) * 2008-07-28 2010-02-12 Toshiba Corp 半導体記憶装置とその製造方法
US9312335B2 (en) * 2011-09-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral PNP bipolar transistor with narrow trench emitter
CN103066116B (zh) * 2011-10-24 2015-12-02 上海华虹宏力半导体制造有限公司 双极晶体管器件及制造方法
US9029952B2 (en) * 2012-04-19 2015-05-12 Macronix International Co., Ltd. Semiconductor structure and method of manufacturing the same
EP2784822B1 (en) 2013-03-25 2018-12-19 Nxp B.V. Collector-up bipolar transistor and method of manufacturing the same
EP2800127B1 (en) * 2013-05-01 2020-07-08 Nxp B.V. Method of manufacturing a bipolar transistor, bipolar transistor and integrated circuit
US9324846B1 (en) * 2015-01-08 2016-04-26 Globalfoundries Inc. Field plate in heterojunction bipolar transistor with improved break-down voltage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132344B1 (en) * 2004-12-03 2006-11-07 National Semiconductor Corporation Super self-aligned BJT with base shorted field plate and method of fabricating
WO2008026175A1 (en) * 2006-08-31 2008-03-06 Nxp B.V. Method of manufacturing a bipolar transistor
CN102522425A (zh) * 2011-12-23 2012-06-27 上海华虹Nec电子有限公司 超高压锗硅hbt晶体管器件的结构及制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106226577A (zh) * 2015-06-02 2016-12-14 朗姆研究公司 电压模型rf偏置应用的大动态范围rf电压传感器和方法
CN106226577B (zh) * 2015-06-02 2019-03-08 朗姆研究公司 电压模型rf偏置应用的大动态范围rf电压传感器和方法
CN110310988A (zh) * 2018-03-27 2019-10-08 恩智浦美国有限公司 半导体装置和制造半导体装置的方法
CN110310988B (zh) * 2018-03-27 2023-12-22 恩智浦美国有限公司 半导体装置和制造半导体装置的方法

Also Published As

Publication number Publication date
US20170229564A1 (en) 2017-08-10
CN104916668B (zh) 2018-11-27
EP2919272B1 (en) 2020-05-27
US10014398B2 (en) 2018-07-03
US20150263108A1 (en) 2015-09-17
EP2919272A1 (en) 2015-09-16

Similar Documents

Publication Publication Date Title
US9673294B2 (en) Bipolar transistor structure and a method of manufacturing a bipolar transistor structure
US10014398B2 (en) Bipolar transistor device and method of fabrication
US9722057B2 (en) Bipolar junction transistors with a buried dielectric region in the active device region
EP2062291B1 (en) Method of manufacturing a bipolar transistor
US6846710B2 (en) Method for manufacturing self-aligned BiCMOS
US10014397B1 (en) Bipolar junction transistors with a combined vertical-lateral architecture
JP2003338558A (ja) 半導体装置及び半導体装置の製造方法
US11322595B2 (en) Heterojunction bipolar transistor and preparation method thereof
US10672895B2 (en) Method for manufacturing a bipolar junction transistor
CN108649067A (zh) 一种太赫兹SOI复合应变Si/SiGe异质结双极晶体管及制备方法
US8101491B2 (en) Heterojunction bipolar transistor
US7968417B2 (en) Method for integrating high voltage and high speed bipolar transistors on a substrate and related structure
CN102915964B (zh) 制造包括多个双极晶体管的ic的方法和包括多个双极晶体管的ic
JP2003297843A (ja) 半導体装置およびその製造方法
US7352051B2 (en) Cascode, cascode circuit and method for vertical integration of two bipolar transistors into a cascode arrangement
Van Huylenbroeck et al. A 400GHz f MAX fully self-aligned SiGe: C HBT architecture
US8759880B2 (en) Ultra-high voltage SIGE HBT device and manufacturing method of the same
US9590082B1 (en) Integration of heterojunction bipolar transistors with different base profiles
CN104425577A (zh) 自对准锗硅异质结双极型三极管器件及其制造方法
US10134637B1 (en) Method of forming a semiconductor component having multiple bipolar transistors with different characteristics
WO2023035155A1 (zh) 半导体结构及其制备方法、射频电路
CN102412275A (zh) 锗硅BiCMOS工艺中纵向PNP器件及制作方法
WO2023087201A1 (zh) 半导体结构及其制备方法、射频电路、通信装置
US8829650B2 (en) Zener diode in a SiGe BiCMOS process and method of fabricating the same
CN103094328B (zh) 一种SiGe BiCMOS工艺中的寄生PNP器件结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant