CN104900698A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。该半导体结构包括一基板、一第一阱(well)、一第一重掺杂区(heavily doping region)、一场氧化层、一第一介电层以及一导电层。第一阱设置于基板上，第一重掺杂区设置于第一阱内。场氧化层设置于第一阱上且邻接于第一重掺杂区。第一介电层设置于场氧化层上并覆盖(covering)场氧化层。导电层设置于第一介电层上。第一阱及第一重掺杂区具有一第一掺杂型态。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种具有高崩溃电压的半导体结构及其制造方法。

背景技术

随着半导体技术的发展，各式半导体元件不断推陈出新。举例来说，存储器、晶体管、二极管等元件已广泛使用于各式电子装置中。

在半导体技术的发展中，研究人员不断的尝试针对各式元件进行改善，例如是缩小体积、增加/降低启动电压、增加/降低崩溃电压、减少漏电、静电防护等议题。

发明内容

本发明是有关于一种半导体结构及其制造方法。实施例中，半导体结构的第一介电层覆盖场氧化层，且导电层设置于第一介电层上以作为场板，使得电场分布较均匀，而可以提高半导体结构的崩溃电压。

根据本发明的一实施例，是提出一种半导体结构，该半导体结构包括一基板、一第一阱(well)、一第一重掺杂区(heavily doping region)、一场氧化层、一第一介电层以及一导电层。第一阱设置于基板上，第一重掺杂区设置于第一阱内。场氧化层设置于第一阱上且邻接于第一重掺杂区。第一介电层设置于场氧化层上并覆盖(covering)场氧化层。导电层设置于第一介电层上。第一阱及第一重掺杂区具有一第一掺杂型态。

根据本发明的另一实施例，是提出一种半导体结构，该半导体结构包括一基板、一第一阱、二第一重掺杂区、多个场氧化层、多个第一介电层、一第二重掺杂区以及多个导电层。第一阱设置于基板上，第一重掺杂区设置于第一阱内。场氧化层设置于第一阱上且邻接于第一重掺杂区。第一介电层设置于场氧化层上并覆盖场氧化层。第二重掺杂区设置于第一阱内，且此些第一重掺杂区分别位于第二重掺杂区的两侧并彼此间隔开来。导电层设置于第一介电层上。第一阱及第一重掺杂区具有一第一掺杂型态，第二重掺杂区具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。

根据本发明的再一实施例，是提出一种半导体结构的制造方法，该半导体结构的制造方法包括以下步骤：提供一基板；形成一第一阱于基板上；形成一场氧化层于第一阱上；形成一介电材料层覆盖场氧化层；形成一导电层于介电材料层上；图案化介电材料层以暴露出一区域，以形成一第一介电层；以及形成一第一重掺杂区于该区域内，第一重掺杂区是邻接于场氧化层，且第一重掺杂区的一侧边是对齐场氧化层的一侧边。第一阱及第一重掺杂区具有一第一掺杂型态。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示依照本发明的一实施例的半导体结构的俯视示意图。

图1B绘示沿图1A的剖面线1B-1B’的剖面示意图。

图2A绘示依照本发明的另一实施例的半导体结构的俯视示意图。

图2B绘示沿图2A的剖面线2B-2B’的剖面示意图。

图3A绘示依照本发明的再一实施例的半导体结构的剖面示意图。

图3B绘示依照本发明的又一实施例的半导体结构的剖面示意图。

图4绘示依照本发明的更一实施例的半导体结构的剖面示意图。

图5绘示依照本发明的更另一实施例的半导体结构的剖面示意图。

图6A～图6F绘示一实施例的半导体结构的制造方法的流程图。

图7绘示依照本发明的一实施例及一比较例的形成场氧化层和第一重掺杂区的示意图。

图8是绘示比较例与实施例中的结构配置相对于崩溃电压的关系图。

图9绘示应用于制作比较例与实施例的半导体结构的图案化光刻胶的结构。

图10绘示采用光刻胶A2的比较例与实施例中的结构配置相对于崩溃电压的关系图。

【符号说明】

100、200、300、330’、400、500：半导体结构

110P、310P、410P、510P：基板

121N、321N、421N、521N：第一阱

123N、323N：第一掺杂区

125P、325P、425P、525P：第二掺杂区

127P、327P：第二阱

131N、331N、431N、531N：第一重掺杂区

131s、140s、331s、340s、431s、440s、531s、540s：侧边

133P、333P、433P、533P：第二重掺杂区

135N、335N、535N：第三重掺杂区

140、340、440、540、740：场氧化层

150、350、450、550：第一介电层

150t、170t、350t、370t、550t、570t：厚度

160、360、460、560：导电层

170、370、570：第二介电层

190：接触点

650、650’：介电材料层

731N：重掺杂区

750：介电层

1B-1B’、2B-2B’：剖面线

A1、A2：光刻胶

C：集极

B：基极

D1、D2、L：长度

E：射极

PR：图案化光刻胶

S：线条

W：宽度

具体实施方式

在本发明的实施例中，是提出一种半导体结构及其制造方法。实施例中，半导体结构的第一介电层覆盖场氧化层，且导电层设置于第一介电层上以作为场板，使得电场分布较均匀，而可以提高半导体结构的崩溃电压。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本发明的技术特点。

图1A绘示依照本发明的一实施例的半导体结构100的俯视示意图，图1B绘示沿图1A的剖面线1B-1B’的剖面示意图。如图1A～图1B所示，半导体结构100包括一基板110P、一第一阱(well)121N、一第一重掺杂区(heavily doping region)131N、一场氧化层140、一第一介电层150以及一导电层160。第一阱121N设置于基板110P上，第一重掺杂区131N设置于第一阱121N内。场氧化层140设置于第一阱121N上且邻接于第一重掺杂区131N。第一介电层150设置于场氧化层140上并覆盖(covering)场氧化层140。导电层160设置于第一介电层150上。第一阱121N及第一重掺杂区131N具有一第一掺杂型态。

实施例中，如图1A～图1B所示，第一介电层150自第一重掺杂区131N的一侧向另一侧延伸而具有一宽度W，第一介电层150实质上覆盖第一重掺杂区131N的有源区域，且中间部分具有开口仅暴露出第一重掺杂区131N。相较于仅覆盖第一重掺杂区131N的单一侧的介电层，根据本发明内容实施例的第一介电层150具有较大的宽度W，使得制作第一介电层150所采用的光刻胶亦可具有较低的长宽比，较不易发生因为光刻胶的长宽比过大(长形光刻胶)而发生变形或剥离(peeling)的问题。

实施例中，基板110P的材质例如是P型硅或N型硅，第一阱121N例如是P型阱(P type well)或N型阱(N type well)，第一重掺杂区131N例如是P型重掺杂区(P type heavily doping region，P+)或N型重掺杂区(N typeheavily doping region，N+)，导电层160的材质例如是多晶硅。本实施例中，第一阱121N例如是低掺杂N型阱(light N well)，第一重掺杂区131N例如是N型重掺杂区。

实施例中，如图1B所示，场氧化层140的一侧边140s是对齐第一重掺杂区131N的一侧边131s。

实施例中，半导体结构100更可包括一第一掺杂区123N。如图1B所示，第一掺杂区123N设置于第一阱121N内，并具有第一掺杂型态，其中第一重掺杂区131N设置于第一掺杂区123N内。

实施例中，半导体结构100更可包括一第二掺杂区125P。如图1B所示，第二掺杂区125P设置于第一阱121N内，第二掺杂区125P是与第一重掺杂区131N间隔开来。第二掺杂区125P具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。

实施例中，半导体结构100更可包括一第二介电层170。如图1B所示，第二介电层170设置于导电层160和第二掺杂区125P之间，第二介电层170的一厚度170t小于第一介电层150的一厚度150t。

实施例中，半导体结构100更可包括一第二重掺杂区133P。如图1B所示，第二重掺杂区133P设置于第二掺杂区125P内，其中第二重掺杂区133P具有第二掺杂型态。

实施例中，半导体结构100更可包括一第三重掺杂区135N。如图1B所示，第三重掺杂区135N设置于第二掺杂区125P内。第三重掺杂区135N具有第一掺杂型态，第二重掺杂区133P设置于第三重掺杂区135N内。

实施例中，半导体结构100更可包括一第二阱127P。如图1B所示，第二阱127P设置于第一阱121N内并环绕第一重掺杂区131N，其中第二阱127P具有第二掺杂型态。

实施例中，如图1B所示，掺杂浓度是横向地自第一重掺杂区131N、第一掺杂区123N和第二阱127P重叠处、第二阱127P到第一阱121N递减，而第二掺杂区125P的掺杂浓度高于第一阱121N的掺杂浓度。掺杂浓度会影响电场分布，因此，半导体结构100的掺杂浓度自第二掺杂区125P之外的第一阱121N(漂移区(drift region))朝向第一重掺杂区131N(漏极的有源区域)递增，有助于提升崩溃电压。

一实施例中，如图1B所示，半导体结构100可包括至少两个第一重掺杂区131N、多个场氧化层140、多个第一介电层150以及多个导电层160。此些第一重掺杂区131N均设置于第一阱121N内，且至少两个第一重掺杂区131N分别位于第二重掺杂区133P的两侧并彼此间隔开来。此些场氧化层140均设置于第一阱121N上，且各个场氧化层140均邻接于至少一个第一重掺杂区131N。此些第一介电层150设置于场氧化层140上并覆盖此些场氧化层140。此些导电层160设置于第一介电层150上。

上述实施例中，此些场氧化层140之至少两个侧边140s对齐至少一个第一重掺杂区131N的两个侧边131s。举例而言，如图1B所示，一个第一重掺杂区131N的两个侧边131s分别对齐两个场氧化层140的两个侧边140s。

一实施例中，如图1B所示，半导体结构100更可包括多个第二介电层170。此些第二介电层170设置于导电层160和第一阱121N之间，此些第二介电层170的厚度小于此些第一介电层150的厚度。实施例中，第一介电层150和第二介电层170的材质包括介电材料，例如是氧化硅。

一实施例中，如图1B所示，半导体结构100更可包括多个接触点190，分别连接至第一重掺杂区131N以及第二重掺杂区133P。实施例中，接触点190的材质包括导电性金属，例如是金属钨。

一实施例中，如图1A～图1B所示，半导体结构100例如可以应用于横向扩散金属氧化物半导体场效晶体管(lateral diffusion MOS，LDMOS)，多个第二重掺杂区133P设置于第三重掺杂区135N内并排列成一行(column)，第一重掺杂区131N例如是N型重掺杂区且电性连接至漏极，第二重掺杂区133P例如是P型重掺杂区且电性连接至基体(bulk)，第三重掺杂区135N例如是N型重掺杂区且电性连接至源极，两个场氧化层140之间的第一重掺杂区131N例如是漏极有源区域，两个场氧化层140之间的第三重掺杂区135N例如是源极有源区域，第一介电层150跨过漏极的有源区域。操作金属氧化物半导体场效晶体管时，施加高电压于具有高掺杂浓度的漏极区域(第一重掺杂区131N)上，源极区域(第三重掺杂区135N)也具有高掺杂浓度，而具有较低掺杂浓度的区域则形成漂移区。如图1B所示，第二介电层170例如是栅极氧化层，于半导体结构100的一剖面中则可具有两个并排的金属氧化物半导体场效晶体管。导电层160的材质例如是多晶硅，可以作为场板，使得电场分布较均匀，以提高半导体结构100(横向扩散金属氧化物半导体场效晶体管)的崩溃电压。此外，第一介电层150覆盖场氧化层140，特别是靠近第一重掺杂区131N(漏极)处，第一介电层150具有大于第二介电层170的厚度，可以进一步提高崩溃电压。

一实施例中，如图1A～图1B所示的半导体结构100包括两个条状的导电层160，形成一组(set)具有两个指状多晶硅的横向扩散金属氧化物半导体场效晶体管装置。

图2A绘示依照本发明的另一实施例的半导体结构200的俯视示意图，图2B绘示沿图2A的剖面线2B-2B’的剖面示意图。如图2A～图2B所示，半导体结构200可包括多个第二重掺杂区133P构成的行(column)以及多组第一重掺杂区131N、第一介电层150、导电层160及第二介电层170。如图2B所示，于半导体结构200的一剖面中，则可具有多个并排的金属氧化物半导体场效晶体管。实施例中，如图2A～图2B所示的半导体结构200包括六个条状的导电层160，形成三组具有两个指状多晶硅的多指状(multi-finger)横向扩散金属氧化物半导体场效晶体管装置。

图3A绘示依照本发明的再一实施例的半导体结构300的剖面示意图。实施例中，半导体结构300包括一基板310P、一第一阱321N、一第一重掺杂区331N、一场氧化层340、一第一介电层350以及一导电层360。第一阱321N设置于基板310P上，第一重掺杂区331N设置于第一阱321N内。场氧化层340设置于第一阱321N上且邻接于第一重掺杂区331N。第一介电层350设置于场氧化层340上并覆盖场氧化层340。导电层360设置于第一介电层350上。第一阱321N及第一重掺杂区331N具有第一掺杂型态。实施例中，如图3A所示，场氧化层340的一侧边340s是对齐第一重掺杂区331N的一侧边331s。

实施例中，半导体结构300更可包括一第一掺杂区323N。如图3A所示，第一掺杂区323N设置于第一阱321N内，并具有第一掺杂型态，其中第一重掺杂区331N设置于第一掺杂区323N内。

实施例中，半导体结构300更可包括一第二掺杂区325P。如图3A所示，第二掺杂区325P设置于第一阱321N内，第二掺杂区325P是与第一重掺杂区331N间隔开来。第二掺杂区325P具有第二掺杂型态。

实施例中，半导体结构300更可包括一第二重掺杂区333P。如图3A所示，第二重掺杂区333P设置于第二掺杂区325P内，其中第二重掺杂区333P具有第二掺杂型态。

实施例中，半导体结构300更可包括一第三重掺杂区335N。如图3A所示，第三重掺杂区335N设置于第二掺杂区325P内。第三重掺杂区335N具有第一掺杂型态。

实施例中，半导体结构300更可包括一第二阱327P。如图3A所示，第二阱327P设置于第一阱321N内并环绕第一重掺杂区331N，其中第二阱327P具有第二掺杂型态。

实施例中，半导体结构300更可包括一第二介电层370。如图3A所示，第二介电层370设置于导电层360和第二掺杂区325P之间，第二介电层370的一厚度370t小于第一介电层350的一厚度350t。

本实施例中，第一掺杂型态例如是N型掺杂，第二掺杂型态例如是P型掺杂，半导体结构300例如可以应用于N-P-N型双极结晶体管(BJT)，第一重掺杂区331N例如是N型重掺杂区且电性连接至集极(collector)C，第二重掺杂区333P例如是P型重掺杂区且电性连接至基极(base)B，而第三重掺杂区335N例如是N型重掺杂区且电性连接至射极(emitter)E。导电层360的材质例如是多晶硅，可以作为场板，使得电场分布较均匀，以提高半导体结构300的崩溃电压。此外，第一介电层350覆盖场氧化层340，特别是靠近第一重掺杂区331N(集极)处，可以进一步提高崩溃电压。

图3B绘示依照本发明的又一实施例的半导体结构300’的剖面示意图。如图3B所示，半导体结构300’可包括多组第一重掺杂区331N、第二重掺杂区333P、第三重掺杂区335N、第一介电层350、导电层360及第二介电层370构成的半导体结构300。如图3B所示，于半导体结构300’的一剖面中，可具有多个并排的N-P-N型双极结晶体管。

图4绘示依照本发明的更一实施例的半导体结构400的剖面示意图。实施例中，半导体结构400包括一基板410P、一第一阱421N、一第一重掺杂区431N、一场氧化层440、一第一介电层450以及一导电层460。第一阱421N设置于基板410P上，第一重掺杂区431N设置于第一阱421N内。场氧化层440设置于第一阱421N上且邻接于第一重掺杂区431N。第一介电层450设置于场氧化层440上并覆盖场氧化层440。导电层460设置于第一介电层450上。第一阱421N及第一重掺杂区431N具有第一掺杂型态。实施例中，如图4所示，场氧化层440的一侧边440s是对齐第一重掺杂区431N的一侧边431s。

实施例中，半导体结构400更可包括一掺杂区425P。如图4所示，掺杂区425P设置于基板410P之上并且邻接于第一阱421N。掺杂区425P是与第一重掺杂区431N间隔开来。掺杂区425P具有第二掺杂型态。

实施例中，半导体结构400更可包括一第二重掺杂区433P。如图4所示，第二重掺杂区433P设置于掺杂区425P内，其中第二重掺杂区433P具有第二掺杂型态。

本实施例中，第一掺杂型态例如是N型掺杂，第二掺杂型态例如是P型掺杂，半导体结构400例如可以应用于二极管(diode)，第一重掺杂区431N例如是N型重掺杂区且电性连接至一正电压，第二重掺杂区433P例如是P型重掺杂区且接地(GND)。导电层460的材质例如是多晶硅，可以作为场板，使得电场分布较均匀，可以提高半导体结构400的崩溃电压，然而并未被施加任何工作电压。此外，第一介电层450覆盖场氧化层440，特别是靠近第一重掺杂区431N处，可以进一步提高崩溃电压。另一实施例中，多个半导体结构400亦可并排以形成多个二极管并联的二极管装置。

图5绘示依照本发明的更另一实施例的半导体结构500的剖面示意图。实施例中，半导体结构500包括一基板510P、一第一阱521N、一第一重掺杂区531N、一场氧化层540、一第一介电层550以及一导电层560。第一阱521N设置于基板510P上，第一重掺杂区531N设置于第一阱521N内。场氧化层540设置于第一阱521N上且邻接于第一重掺杂区531N。第一介电层550设置于场氧化层540上并覆盖场氧化层540。导电层560设置于第一介电层550上。第一阱521N及第一重掺杂区531N具有第一掺杂型态。实施例中，如图5所示，场氧化层540的一侧边540s是对齐第一重掺杂区531N的一侧边531s。

实施例中，半导体结构500更可包括一掺杂区525P。如图5所示，掺杂区525P设置于基板510P之上并且邻接于第一阱521N。掺杂区525P是与第一重掺杂区531N间隔开来。掺杂区525P具有第二掺杂型态。

实施例中，半导体结构500更可包括一第二重掺杂区533P。如图5所示，第二重掺杂区533P设置于掺杂区525P内，其中第二重掺杂区533P具有第二掺杂型态。

实施例中，半导体结构500更可包括一第三重掺杂区535N。如图5所示，第三重掺杂区535N设置于掺杂区525P内，且邻接于第二重掺杂区533P。第三重掺杂区535N具有第一掺杂型态。

实施例中，半导体结构500更可包括一第二介电层570。如图5所示，第二介电层570设置于导电层560和掺杂区525P之间，第二介电层570的一厚度570t小于第一介电层550的一厚度550t。

本实施例中，第一掺杂型态例如是N型掺杂，第二掺杂型态例如是P型掺杂，半导体结构500例如可以应用于延伸漏极金属氧化物半导体场效晶体管(extended drain MOS，EDMOS)，第一重掺杂区531N例如是N型重掺杂区且电性连接至漏极，第三重掺杂区535N例如是N型重掺杂区且接地，导电层560的材质例如是多晶硅，可以作为栅极用以施加工作电压。再者，导电层560亦可以作为场板，使得电场分布较均匀，以提高半导体结构500的崩溃电压。此外，第一介电层550覆盖场氧化层540，特别是靠近第一重掺杂区531N(漏极)处，可以进一步提高崩溃电压。

请参照图1B以及图6A～图6F，其绘示一实施例的半导体结构100的制造方法的流程图。

首先，如图6A所示，提供基板110P，形成第一阱121N于基板110P上，以及形成场氧化层140于第一阱121N上，其中第一阱121N具有第一掺杂型态。

如图6A所示，更可形成第一掺杂区123N和第二阱127P于第一阱121N，其中第一掺杂区123N具有第一掺杂型态，第二阱127P具有第二掺杂型态。实施例中，如图6A所示，第一掺杂区123N和第二阱127P的部分区域是重叠。

如图6B所示，形成一介电材料层650覆盖场氧化层140。实施例中，介电材料层650覆盖整个结构的表面，换言之，介电材料层650亦覆盖第一阱121N和第一掺杂区123N。

如图6B所示，更可选择性地形成第二掺杂区125P于第一阱121N内。第二掺杂区125P与第一掺杂区123N间隔开来，且第二掺杂区125P具有第二掺杂型态。另一实施例中，第二掺杂区125P亦可不在此步骤形成。实施例中，第二掺杂区125P例如可以经由掩模刻蚀、显影及注入工艺而形成。

如图6C～图6E所示，移除介电材料层650的一部份以暴露出对应第二掺杂区125P的一区域。本实施例中，本步骤中，第二掺杂区125P已形成于第一阱121N内，移除介电材料层650的此部份后会暴露出第二掺杂区125P。另一实施例中，第二掺杂区125P尚未形成于第一阱121N内，则移除介电材料层650的此部份后会暴露出预定形成第二掺杂区125P的区域。换言之，本步骤中，移除介电材料层650的一部份以暴露出对应第二掺杂区125P的区域，而第一阱121N和第一掺杂区123N仍被介电材料层650所覆盖。一实施例中，第二掺杂区125P对应于一半导体装置的源极的有源区域。

详细地说，如图6C所示，形成一图案化光刻胶PR于介电材料层650上，图案化光刻胶PR暴露出介电材料层650的预定移除的部分。实施例中，例如是经由刻蚀显影方式形成图案化光刻胶PR。

接着，在一些状况下，在工艺中，图案化光刻胶PR可能会发生位移，如图6D所示，其中线条S表示初始形成的图案化光刻胶PR的图案边界，而图案化光刻胶PR可能会偏移而并未对齐此些边界(线条S)。于一些实施例中，图案化光刻胶PR的位移特别是在同时形成多组金属氧化物半导体场效晶体管时容易发生。

接着，如图6E所示，移除图案化光刻胶PR，而形成图案化的介电材料层650’，此时的介电材料层650’完全覆盖住对应第一重掺杂区131N的有源区域(例如是漏极的有源区域)，并且部分覆盖对应第二掺杂区125P的有源区域(例如是源极的有源区域)。换言之，实施例中，并未于本步骤中同步暴露出预定形成第一重掺杂区131N的区域，因此即使此步骤中的图案化光刻胶PR发生位移，仍能够保持住第一重掺杂区131N两侧的第一介电层的厚度的均匀性，而可以进一步减少图案化光刻胶PR位移对崩溃电压的影响，且特别是针对在同时形成多组金属氧化物半导体场效晶体管的情形下具有显着的效果。

如图6F所示，形成导电层160于介电材料层650’上。如图6F所示，亦可形成第二介电层170于导电层160和第二掺杂区125P之间。值得注意的是，此时介电材料层650’仍完全覆盖住对应第一重掺杂区131N的有源区域。实施例中，导电层160的制作方式例如包括：形成整面的导电材料层、光刻胶曝光显影以定义导电层160的范围、刻蚀导电材料层以及移除光刻胶。

另一实施例中，第二掺杂区125P在形成导电层160之前尚未形成于第一阱121N内，则于此步骤中，形成第二介电层170于导电层160和预定形成第二掺杂区125P的区域之间，接着才形成第二掺杂区125P于第一阱121N，且第二介电层170位于导电层160和第二掺杂区125P之间。

接着，请参照图1B，图案化介电材料层650’以暴露出一区域，以形成第一介电层150；以及形成第一重掺杂区131N于此暴露的区域内。换言之，图案化介电材料层650’的步骤系用以暴露出预定形成第一重掺杂区131N的区域。一实施例中，图案化介电材料层650’的步骤仅暴露出预定形成第一重掺杂区131N的区域。第一重掺杂区131N形成于第一掺杂区123N内并邻接于场氧化层140，且第一重掺杂区131N的一侧边131s对齐场氧化层140的一侧边140s，第一重掺杂区131N具有第一掺杂型态。第二掺杂区125P与第一重掺杂区131N间隔开来。实施例中，第二介电层170的厚度170t小于第一介电层150的厚度150t。

实施例中，例如是经由光刻胶曝光刻蚀显影定义预定暴露的区域，接着采用反应式离子刻蚀法(reactive ion etching，RIE)方式刻蚀以暴露出该预定的区域，然后移除光刻胶。

接着，请继续参照图1B，对预定形成第一重掺杂区131N、第二重掺杂区133P和第三重掺杂区135N的区域进行注入工艺，以形成上述重掺杂区。接着，沉积层间介电层(未绘示)以及形成接触点190于层间介电层中。至此，形成如图1A～图1B所示的半导体结构100。

根据本发明的实施例，图案化介电材料层650’以暴露出预定形成第一重掺杂区131N的区域的步骤是在形成导电层160之后进行。换言之，导电层160先形成在介电材料层650’上，则可以确定导电层160之下(特别是靠近第一重掺杂区131N的有源区域)的介电材料层650’的厚度可以良好地维持，且不会受到其他工艺的影响，接着才进行图案化介电材料层650’的工艺，而定义出第一重掺杂区131N的有源区域。如此一来，可以形成具有均匀厚度的第一介电层150而可以确保达到较高的崩溃电压；再者，第一重掺杂区131N两侧的第一介电层150具有实质上相同的厚度，此均匀的厚度可以令电场分布更均匀，更佳有利于维持高崩溃电压。

再者，根据已知的作法，通常经由一次掩模刻蚀的步骤来同时定义源极和漏极的有源区域。相对地，根据本发明的实施例，移除介电材料层650的一部份以暴露出对应第二掺杂区125P的区域的步骤是在形成导电层160之前进行，接着才图案化介电材料层650’以暴露出预定形成第一重掺杂区131N的区域。也就是说，根据本发明的实施例，源极的有源区域(第二掺杂区125P)和漏极的有源区域(第一重掺杂区131N)是在两个步骤分别定义。

请参照图7，其绘示依照本发明的一实施例及一比较例的形成场氧化层和第一重掺杂区的示意图。如图7所示，根据已知的方式，为了要确定可以完全刻蚀介电材料层以形成并定义介电层750的范围，通常会过度刻蚀场氧化层740，使得邻近刻蚀开口处的场氧化层740会具有特别小的厚度。并且，从介电层750的刻蚀开口进行注入工艺以形成重掺杂区731N时，光刻胶设置的范围一定会留一点误差空间(tolerance)，使得场氧化层740的边缘会暴露在光刻胶之外，因而刻蚀开口旁边较薄的场氧化层740(并未被光刻胶遮盖)可能会使得注入(N+或P+)的范围由原本预定的范围往外扩，就会使得形成重掺杂区731N具有比预定宽度更大的宽度。此情况下，当重掺杂区731N被给予正电压时，且当掺杂区125P被给予负电压或接地时，会产生空乏区到重掺杂区731N的边界，此空乏区的范围具有长度D1。然而，根据本发明的实施例，图案化介电材料层650’而仅暴露出预定形成第一重掺杂区131N的区域，并不会发生过度刻蚀场氧化层140的情形，因此进行注入工艺所形成的第一重掺杂区131N的范围较集中而不扩散，形成的第一介电层150的一侧边150s实质上对齐第一重掺杂区131N的一侧边131s。实施例中，产生的空乏区具有长度D2且具有较大范围，因此相较于已知的作法，实施例的半导体结构可以具有较高的崩溃电压。

此外，过度刻蚀场氧化层740，使得邻近刻蚀开口处的场氧化层740会具有特别小的厚度，且因为是由过度刻蚀所造成，所以此厚度的均匀度较差。然而，注入的浓度与均匀度会受到注入区域之上的氧化层的厚度的影响，因此具有不均匀的厚度的场氧化层740也会造成重掺杂区731N的注入浓度不均匀。相对地，根据本发明的实施例，图案化介电材料层650’而仅暴露出预定形成第一重掺杂区131N的区域，并不会发生过度刻蚀场氧化层140的情形，因此可以避免因为氧化层厚度不均匀而造成第一重掺杂区131N的注入浓度不均匀的问题。

以下是就实施例作进一步说明。以下是列出半导体结构的制作条件及测量结果。然而以下的实施例为例示说明之用，而不应被解释为本发明内容实施的限制。

图8是绘示比较例与实施例中的结构配置相对于崩溃电压的关系图。请同时参照图1A，图8中的L表示第一重掺杂区131N(漏极的有源区域)的长度，每两个指状导电层160构成一组金属氧化物半导体场效晶体管。图8中，长度L为20～300微米(μm)的崩溃电压值是测量以传统方式经由一次掩模刻蚀同时定义漏极和源极的有源区域的半导体结构而得，长度L为400微米的崩溃电压值是测量根据本发明的实施例所制作的半导体结构而得，而比较例与实施例的第一重掺杂区131N(漏极的有源区域)的宽度均为约1.1微米。图8中各个结构均测量5个数值，图式中所示的数值为5个测量值的中位数。

一般来说，当导电层160的组数越多时，或者第一重掺杂区131N(漏极的有源区域)的长度越长时，制作过程中，图案化光刻胶PR沿宽度W方向位移的情况以及影响便越严重，第一重掺杂区131N(漏极的有源区域)两侧的介电层(例如第一介电层和/或场氧化层)的厚度的均匀性越低，便更不利于维持高崩溃电压。如图8所示，根据本发明的实施例所致作的半导体结构，即使在第一重掺杂区131N的长度L为400微米时，其测量的崩溃电压都至少在58.4V以上，相较于比较例的测量的崩溃电压，仅在长度L为20微米且组数为1时才能具有高于58.4V的崩溃电压值，其余测量的崩溃电压均低于58.4V。换言之，根据本发明的实施例，即使当漏极的有源区域具有很长的长度时，仍可以维持很高的崩溃电压，而以已知方式制作的半导体结构，即使在组数较少且长度L较短的情况下，其崩溃电压仍普遍低于本发明的实施例的半导体结构所具有的崩溃电压。

图9绘示应用于制作比较例与实施例的半导体结构的图案化光刻胶的结构。如图9所示，光刻胶A1具有倾斜(inclined)的侧面，而光刻胶A2具有垂直的侧面。换言之，光刻胶A2相较于光刻胶A1应具有较佳的分辨率。图8所示的比较例与实施例的半导体结构均是采用光刻胶A1制作而成。

图10绘示采用光刻胶A2的比较例与实施例中的结构配置相对于崩溃电压的关系图。如图10所示，当采用分辨率较佳的光刻胶A2时，崩溃电压普遍提升，且崩溃电压随导电层组数增加而下降的趋势也减缓。换言之，采用分辨率较佳的光刻胶A2，可以在某个程度上改善导电层组数增加对于崩溃电压的不良影响。然而，此数据并未直接反应图案化光刻胶的位移对于半导体结构的崩溃电压的影响。

以下表1～表3是列出比较例与实施例的半导体结构的制作条件及测量结果。表1～2为比较例，也就是以传统方式经由一次掩模刻蚀同时定义漏极和源极的有源区域的半导体结构。表3为实施例，也就是根据本发明的实施例制作而成的半导体结构。表1列示第一重掺杂区131N(漏极的有源区域)的长度L为20微米且导电层组数为1和32的测量值，表2列示第一重掺杂区131N(漏极的有源区域)的长度L为300微米且导电层组数为1和32的测量值，表3列示第一重掺杂区131N(漏极的有源区域)的长度L为400微米且导电层组数为1和32的测量值。其中，曝光能量(mJ)表示施加于光刻胶的曝光能量，宽度(微米)表示曝光完成之后测量到的定义第一介电层150光刻胶的宽度，光刻胶偏移距离(微米)表示光刻胶沿第一重掺杂区131N的宽度方向偏移的距离。表1～3列示调整光刻胶偏移距离为不同数值时所测量到的数据。然而以下的实施例为例示说明之用，而不应被解释为本发明内容实施的限制。

表1

表2

表3

以崩溃电压的最低可接受值为50V为例，表1～表2所列示的比较例中，当组数为1时，其崩溃电压都可以达到50V以上。然而，在组数提高至32时，表1所示的比较例所能容忍的偏移距离则必须在0.079微米以下，而表2所示的比较例所能容忍的偏移距离则甚至必须在0.030微米以下，才能够达到崩溃电压为50V的条件。换言之，即使采用具有良好分辨率的光刻胶A2以已知一次性定义漏极与源极有源区域的方式制作半导体结构，工艺中能够容忍的偏移距离仍然是非常低的。

相对地，请参照表3，在第一重掺杂区131N(漏极的有源区域)的长度L相较于表1～2都更长的情况下，不仅在组数为1时，其崩溃电压都可以达到50V以上，即使在组数提高至32时，工艺所能容忍的偏移距离只要在0.207微米以下，都够达到崩溃电压为50V的条件。换言之，相较于仅采用具有良好分辨率的光刻胶A2并采用已知的方式制作，采用本发明的实施例的制作方法制作的半导体结构不仅具有较高的崩溃电压，其工艺中能够容忍的偏移距离亦相对较高。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

一基板；

一第一阱(well)，设置于该基板上；

一第一重掺杂区(heavily doping region)，设置于该第一阱内；

一场氧化层，设置于该第一阱上，该场氧化层是邻接于该第一重掺杂区；

一第一介电层，设置于该场氧化层上并覆盖(covering)该场氧化层；以及

一导电层，设置于该第一介电层上；

其中该第一阱及该第一重掺杂区具有一第一掺杂型态。

2.根据权利要求1所述的半导体结构，其中该场氧化层的一侧边是对齐该第一重掺杂区的一侧边。

3.根据权利要求1所述的半导体结构，更包括：

一第一掺杂区，设置于该第一阱内，并具有该第一掺杂型态，其中该第一重掺杂区设置于该第一掺杂区内。

4.根据权利要求1所述的半导体结构，更包括：

一第二掺杂区，设置于该第一阱内，该第二掺杂区是与该第一重掺杂区间隔开来，其中该第二掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态；

一第二介电层，设置于该导电层和该第二掺杂区之间，其中该第二介电层的一厚度小于该第一介电层的一厚度；

一第二重掺杂区，设置于该第二掺杂区内，其中该第二重掺杂区具有该第二掺杂型态；以及

一第三重掺杂区，设置于该第二掺杂区内，其中该第三重掺杂区具有该第一掺杂型态，该第二重掺杂区设置于该第三重掺杂区内。

5.根据权利要求1所述的半导体结构，更包括：

一第二阱，设置于该第一阱内并环绕该第一重掺杂区，其中该第二阱具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。

6.一种半导体结构，包括：

一基板；

一第一阱，设置于该基板上；

二第一重掺杂区，设置于该第一阱内；

多个场氧化层，设置于该第一阱上，这些场氧化层是邻接于这些第一重掺杂区；

多个第一介电层，设置于这些场氧化层上并覆盖这些场氧化层；

一第二重掺杂区，设置于该第一阱内，这些第一重掺杂区分别位于该第二重掺杂区的两侧并彼此间隔开来；以及

多个导电层，设置于这些第一介电层上；

其中该第一阱及这些第一重掺杂区具有一第一掺杂型态，该第二重掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。

7.一种半导体结构的制造方法，包括：

提供一基板；

形成一第一阱于该基板上；

形成一场氧化层于该第一阱上；

形成一介电材料层覆盖该场氧化层；

形成一导电层于该介电材料层上；

图案化该介电材料层以暴露出一区域，以形成一第一介电层；以及

形成一第一重掺杂区于该区域内，其中该第一重掺杂区是邻接于该场氧化层，且该第一重掺杂区的一侧边是对齐该场氧化层的一侧边；

其中该第一阱及该第一重掺杂区具有一第一掺杂型态。

8.根据权利要求7所述的半导体结构的制造方法，其中图案化该介电材料层以暴露出该区域系在形成该导电层之后进行。

9.根据权利要求7所述的半导体结构的制造方法，更包括：

形成一第一掺杂区于该第一阱内，其中该第一掺杂区具有该第一掺杂型态，且该第一重掺杂区形成于该第一掺杂区内。

10.根据权利要求7所述的半导体结构的制造方法，更包括：

形成一第二掺杂区于该第一阱内，其中该第二掺杂区是与该第一重掺杂区间隔开来，该第二掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态；

形成一第二介电层于该导电层和该第二掺杂区之间，其中该第二介电层的一厚度小于该第一介电层的一厚度；以及

形成该导电层之前，移除该介电材料层之一部份以暴露出对应该第二掺杂区的一区域。