CN1048470A

CN1048470A - 带有接口控制器和缓存存贮器的频率合成器

Info

Publication number: CN1048470A
Application number: CN90103124A
Authority: CN
Inventors: 海罗尔德·巴里·韦恩; 塔赫尼亚·奥米德; 大卫·沃尔特·李; 理瓦斯·马里奥·阿伯特
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1989-06-29
Filing date: 1990-06-25
Publication date: 1991-01-09
Also published as: HK1004583A1; DE69028113D1; DE69028113T2; CN1013628B; EP0479932A4; CA2050901C; KR950010143B1; CA2050901A1; JPH04506592A; KR920702802A; WO1991000651A1; US4901036A; EP0479932A1; EP0479932B1; ATE141452T1

Abstract

一种频率合成器包括：至少一个可按程序规定其特征的锁相环电路；一个缓存存贮器和一个接口控制器，它响应来自中央控制器的操作代码，来指挥在至少一个所述锁相环电路、缓存存贮器及中央控制器之间传送用以规定锁相环电路特征的数据字。并可根据预先规定的协议在它们之间进行串行地数据字传送。

Description

带有接口控制器和缓存存贮器的频率合成器

一般地说，本发明是关于具有至少一个可程控(^*)锁相环(PLL)的频率合成器，更具体地说，这个频率合成器包括一个缓存存贮器和一个接口控制器，用于响应来自中央控制器的操作码以指挥在至少一个PLL电路、缓存存贮器及中央控制器之间的数据传送，从而规定一个PLL电路的特征。

目前象由Plessey半导体公司生产的频率合成器(例如型号NJ88C31)包括一个锁相环电路和至少一个寄存器，该寄存器可由程序动态地送入数据字，从而唯一地表征在合成信道(channel)频率信号的产生中的锁相环电路。这至少一个寄存器可以包括一个由外部时钟信号控制的移位寄存器，用以串行接收来自单一数据线的数据字，还有至少一个锁存寄存器，它响应一个外部的数据传送信号，把来自移位寄存器的数据字并行传送给锁相环电路，以赋于锁相环电路的操作特征。

传统作法是，前面提到的那一类频率合成器常常是由一个中央控制器控制，例如，它可能是一个微处理器，一般利用一个串行外部设备接口。在这类系统中，微处理机的串行外部设备接口专供频率合成器使用，用于串行传送数据字，以唯一地确定频率合成器的特征值，使之产生合成的信道频率信号。因此，中央控制器担负着完成每一次数据流传送的繁重任务，这项任务会相当地费时间，特别是象在无线电接收机的操作中的信道搜索之类情况。

在一些情况中，频率合成器可能包括多个锁相环电路，每一个有其自己的可编程特征化电路，每一个都要求与中央控制器的串行接口。尽管某些中央控制器确实允许一个外部设备接口分时用于多个外部设备，但对于大多数中央控制器而言，它们不具备多个串行外部设备接口，而且(或者)不能把这些接口专门用于这种单一的规定一个频率合成器锁相环电路特征的任务。作为有多个锁相环电路的频率合成器的实例，可以参考一个相关的专利申请，其序列号为345,809，于1989年5月1日由Herold等人申请，题目是“对选定的(锁相)环带宽可动态编程调节其频率区间的频率合成器”；该专利申请被转让给了本专利申请的同一受让人。

本发明为一个频率合成器提供了一个接口控制器，该频率合成器具有至少一个可编程规定特征以产生一个信道频率信号的锁相环，使用接口控制器的目的是减轻对可编程规定的这类锁相环特征的上述限制。

根据本发明，一个频率合成器包含一个接口控制器和一个缓存贮贮器；该频率合成器包括至少一个锁相环(PLL)电路，由中央控制器规定其工作特征以产生一个合成的信道频率。该锁相环电路包括至少一个存贮寄存器，它由数据字进行动态程序控制，这些数据字规定了锁相环电路在产生合成信道频率信号时的工作(operation)特征。该接口控制器连接在中央控制器和至少一个存贮寄存器之间，在运行中接受来自中央控制器的操作码字和数据字。缓存存贮器连接于接口控制器，用于存贮一组规定锁相环电路操作特征的数据字。接口控制器响应从中央控制器接收来的操作码，以指挥在中央控制器、至少一个存贮寄存器及缓存存贮器之间传送数据字。

在一个实施例中，该接口控制器包括：第一装置，它有选择地操作以将中央控制器和至少一个存贮寄存器连接，并控制在这二者之间传送数据字；第二装置，它有选择地操作以将中央控制器与缓存存贮器连接，并控制在这二者之间传送数据字；第三装置，它有选择地操作以将缓存存贮器与至少一个存贮寄存器连接，并控制在这二者之间传送数据；以及对来自中央控制器的操作码进行译码的装置，它还根据所译出的操作码来选择上述第一、第二和第三装置之一去完成其规定的操作。

在另一个实施例中，接口控制器的工作是接收来自中央控制器的操作代码字、相应的数据字及特征(Characterization)数据字。缓存存贮器在相应的一组寄存器中存贮一组特征数据字，每一个这样的数据字相应于产生合成的信道频率信号中的锁相环电路的一个唯一操作特征。在这一实施例中，接口控制器响应第一操作代码字和相应的第一数据字，把来自中央控制器的一个特征数据字传送到缓存存贮器，存贮在唯一相应于第一数据字代码的寄存器中。该接口控制器还响应第二操作码字和相应的第二数据字，把唯一相应于该第二数据字代码的一个缓存存贮器寄存器中的特征数据字传送给至少一个锁相环电路存贮器。特征数据字在中央控制器与缓存存贮器之间的传送可以是由中央控制器产生的时钟信号来控制，而特征数据字从缓存存贮器到至少一个锁相环电路存贮寄存器的传送可以是由频率合成器产生的内部时钟信号来控制。

在另一个实施例中，频率合成器可以包括多个锁相环电路，每一个包括一个存贮寄存器，它可以由程序控制动态地存放数据字来规定相应锁相环电路的操作特征。在这一实施例中，接口控制器响应操作代码和相应的数据字，来指挥(direct)从缓存存贮器中选定寄存器向一组锁相环电路中被选定的一个电路的存贮寄存器传送一个特征数据字。这种传送可以由接口控制器来指挥，它自动地响应从中央控制器接受的操作代码和相应的数据字。

在又一个实施例中，接口控制器可以包括一个响应单个操作代码和单一相应数据字的装置，它以此来指挥从被选定的缓存存贮器中相应的多个寄存器向选定的相应一组锁相环电路的各存贮寄存器传送一组特征数据字。

图1是适于实现本发明原理的一个频率合成器的方框图。

图2是适用于图1所述的频率合成器实施例的一个接口控制器的方框图。

图3是适用于图1所示实施例的一个锁相环的存贮寄存器的方框图。

图4是适用于图1所示实施例的一个缓存存贮器的方框图。

图5是适用于图1所示实施例的一个数字数据输出电路的方框图。

图6是适用于图2所描述的接口控制器实施例的一个串行外部设备接口电路的电路图。

图7是适用于图2所示接口控制器实施例的一个操作(Operational)寄存器的电路图。

图8是适用于图2所示接口控制器实施例的一个数据导向单元的功能框图。

图9是图8所描述的数据导向单元的电路图。

图10是适用于图2描述的接口控制器实施例的存贮器管理单元的功能框图。

图11是图10所示存贮器管理单元的电路图。

图12、13和14是适用于图2所示接口控制器实施例的三个控制寄存器的电路图。

图15是适用于图2所示接口控制器实施例的“加电复位”(power on reset)电路的电路图。

图16是用来描述由图2所示接口控制器实施例完成的各种操作的操作代码表。

图17-21图示出在本发明的中央控制器、接口控制器及缓存存贮器之间串行传送信息的协议(protocol)。

图22中的表描述了各种操作码及为响应这些操作码图2中的接口控制器的相应的相互联接。

图1中所示框图描绘了一个例如适用于无线电接收机中的频率合成器，它适用于实现本发明的各项原理。该频率合成器包括至少一个锁相环(PLL)电路10，它的工作特征由中央控制器12给定，中央控制器可以包括一个与Motorola公司生产的M6805C4型类似的微处理器；它包括一个三端口硬件串行外部设备接口。本频率合成器实施例包括多个锁相环电路，所包括的锁相环电路14也是由中央控制器12来规定其工作特征。每个锁相环电路10和14包括至少一个存贮寄存器(见图3)，它由若干数据字动态程控，这些数据字规定了各锁相环电路的工作特征，用以产生相应的合成的信道频率信号SF1和SF2。在前述的序列号为345,809的共同未决专利申请中描述了适用于图1所示频率合成器的锁相环电路，它申请于1989年5月1日，在这里作为参考材料列入，以提供这种锁相环的详细操作。

图1所示频率合成器实施例还包括一个通常的基准振荡器电路16，它由中央控制器12规定其工作特征以产生非常稳定的振荡信号、经信号线18连接于一个通常的标准计数器20，它也由中央控制器12规定其工作特征，用于对振荡信号18分频，以便通过信号线22向各锁相环电路10和14提供稳定的基准振荡信号供各自使用。

该频率合成器还包括一个环偏(loop bias)控制电路24，它也由中央控制器规定其工作特征来产生一个模拟偏移信号，经信号线26提供给锁相环电路10和14，用于调节它们的相应环带宽度的频率范围。

作为频率合成器的外围设备，有一个运算放大器28，它可以被中央控制器来“接通”或“断掉”，以放大由信号线30上收到的模拟量输入，它与偏移控制器24在信号线32上产生的偏移标准信号一起在信号线34上产生一个模拟输出信号(OUTPUT)。作为该频率合成器的外围设备，还有一个数字输出端口电路36，它由程序控制运行，以产生数字输出，记为PA0-PA3。

根据本发明的一个方面，该频率合成器包括一个接口控制器38，它接在中央控制器12和上面描述的该频率合成器的各种电路10、14、16、20、24、28、36之间。接口控制器38在工作中利用信号接口线(记为SS、SCK和SDI)从中央控制器接受操作代码字。利用所提到的这些信号(线)以及信号线SDO，还可以在中央处理器12和接口控制器38之间传送与这些操作控制字相对应的数据字。再有，该频率合成器还可以有一个缓存存贮器40，它和接口控制器38相联，用于存贮一组数据字以规定这组锁相环电路的工作特征。在工作中，接口控制器38响应从中央控制器12接收的操作代码字，以指挥在中央控制器和上述各电路10、14、16、20、24、36、40之中选定的一个或多个之间传送数据字，还指挥在缓存存贮器40与这组锁相环电路10和14中选定的一个或多个之间的数据字传送。

在本实施例中，接口控制器38包括一组控制寄存器(见图2)，用于存贮表示电路16、20、24及28的特征的数据字。更具体地说，来自该控制器38的一个控制寄存器CREG2的二个二进制位经信号线42输给基准振荡器16，用以控制在那里产生信号的振荡频率。还有，从控制器38的另一个寄存器CREG3经信号线44向基准计数器20提供2个二进制位来规定分频数特征，该分频数用于对来自基准振荡器的振荡信号频率进行分频，从而在信号线22上产生稳定的基准频率。再有，从控制器38的另一个寄存器CREG1经信号线46向环偏移控制电路24提供2个二进制位，用以规定在那里产生的信号线26上的模拟信号的幅度。最后，从CREG1经信号线48向运算放大器28提供一个二进制位，为那里提供一个控制信号，以控制信号线34上产生模拟输出信号。

在本实施例中，接口控制器38还通过信号线50与锁相环电路10和14相联，对于每个锁相环电路10和14有6条信号线，其中有两条是公用信号线；接口控制器38还通过信号线52与缓存存贮器相联，该信号线52包括12条信号线；接口控制器38还通过信号线54与电路36相联，信号线54包括7条信号线。下面将联系图2更详细地描述利用接口控制器38和缓存存贮器40实现的在中央控制器12与频率合成器各电路之间的这种信号传送。

参考图2，在本实施例中的中央控制器12通过3个或4个信号线(记为SS、SCK、SDI和SDO)与接口控制器相联。这些信号被连接到接口控制器38中的一个电路，在图2中记为SPI。SPI电路的适用实施例的逻辑示意图示于图6。

参照图6，由中央计算机12产生的一个芯片选择信号SS(低电平有效)连接到斯密特触发器反向门60的输入端，门60的输出又连到另一个反向门62的输入端、D型触发器的时钟C输入端以及“与非(NAND)”门66的一个输入端。通过对地加偏压的PMOS三极管68可以使信号线SS升到电源电压(SupplyVoltage)。反向门62的输出端可以连接到触发器64的时钟NC输入端。触发器64的D输入端永久性地接于电压源或等效于逻辑1的信号，而它的复位输入端被联到“加电复位”(POR)信号。POR信号是由联到SPI电路上的“加电复位”电路(如图2所示)产生的。下文中将联系图15中的电路示意图来更详细地描述加电复位电路。触发器64的输出端联到“与非”门66的另一个输入端，门66的输出使信号ISS有效，该信号称作“内部从属选择信号”，它提供给接口控制器38的各电路，作为一个“启动信号”(enabling Signal)见图2)。触发器64的NQ输出端被分配到接口控制器的各个电路及频率合成器的各个其他电路，作为复位信号，记为RST(见图2)。

在工作过程中，当加电复位信号POR被驱动成低值作为适当电源供电的指示时，触发器64被启动以响应它的C和NC输入。每次中央处理器12要求开始一个数据字传送时，它使信号SS成为逻辑零(有效状态)借以选通接口电路38，该SS信号为反向器60的输出端和触发器64的C输入端提供了一个正向上升边沿(edge)。与此同时，在反向器62的输出端和触发器64的NC输入端产生了一个负向下降边沿信号。这一个同步动作分别在触发器64的输出端Q和NQ产生一个逻辑1和逻辑零，它们又使信号ISS和RST转为低值，这是它们的有效状态。

在传送数据字期间，中央处理器12时时向“或非(NOR)”门74的一个输入端提供一个时钟信号SCK，它是通过另一个斯密特触发器反向门70和另一个反向门72产生的。“或非”门74的输出端与反向器门76相连，产生一个内部时钟信号，记为CKI，它被分送到接口控制器38内部的各个电路(见图2)。与时钟信号SCK同步，从中央控制器12传送过来的数据字的各数字位经信号线SDI通过两个级联耦合反向门78和80，传送给另一个“或非”门82的输入端。“或非”门82的输出端通过另一个反向门84连到一个内部串行总线，记为SI，通过它将串行化的数据字分送给控制器38的各个电路(见图2)。再有，标记为IBI的内部总线接口线从控制器38的另一个电路联接到SPI电路的D型触发器86的D输入端，其它D型触发器88、90和92与触发器86相联，构成一个串行移位寄存器结构，把通过IBI线接收的一个串行化4位字(通常称作“串字节”(nibble))转换成并行4位字，触发器86、88、90和92的Q输出端通过各自的信号线(记为IB0-IB3)向外输出。触发器86-92的复位输入端共同联接到POR信号上，而那里的C和NC时钟输入端则分别与“或非”门76(CKI)和反向门74(CKI)的输出端相联。图6中的实施例的其余部分将在下文中联系图2的接口控制器实施例中的附加电路MMU和DDU来描述。

再回来参考图2，并行信号线IB0-IB3和信号线RST、CKI及ISS一起联接到名为OREG的电路上。图7中给出OREG电路的一个适当实施例的逻辑示意图。参考图7，RST信号通过“或非”门94及反向门96共同联接到四个D型触发器98、99、100及101的复位输入端R。此外，该RST信号还通过另一个反向门102及“与非”门104联接到D型触发器106的复位输入端R。CKI信号联到“与非”门104的另一输入端，ISS信号直接联到触发器106的NC输入端，并通过反向门108联到触发器106的C输入端。触发器106的Q输出端联到“或非”门94的另一输入端。

仍参考图7，由MMU电路(见图2)产生的一个半字节时钟信号(记为NIBCK)直接与另一个D型触发器110的C输入端相联，并通过反向门112与它的NC输入端相联。再有，由DDU电路(见图2)产生的一个操作代码启动信号(记为OCE)与触发器110的D输入端相联。触发器110的Q输出端与NIBCK信号分别联到“与非”门114的两个输入端，而“与非”门114的输出共同联到触发器98-101的C输入端，并通过另一个反向门116间接地联到那些触发器的NC输入端。此外，并行数据线IB3-IB0分别联到触发器98-101的D输入端。触发器98-101的Q输出端分别联到数据线OS3-OS0，它们给接口控制器38(见图2)的MMU和DDU电路提供一个操作代码字并在那里被译码。

在工作中，每当芯片选通信号SS被中央控制器12置为低值时，内部从属选通信号ISS随次进入的状态使D触发器106被同步并在其Q输出端产生一个逻辑1。对此作出的反应是，假定信号RST为逻辑零，则触发器98-101被“或非”门94和反向门96的反应而共同复位。在此之后，由中央控制器12的SCK信号启动的CKI信号的第一个时钟脉冲使触发器106复位，迫使它的Q输出端为逻辑零，它的效果是通过门94和96使触发器98-101从被迫复位状态解脱出来，并允许触发器98-101去响应经“与非”114使其生效的时钟信号，从而把IB0-IB3操作代码字传送给信号线OS0-OS3，这一操作将在下文中更详细地描述。

如上文所述，操作代码字经信号线OS0-OS3和信号IB3，SI，NIBCK，及CHI一起传送给数据导向(direetion)单元DDU(见图2)。图8中描绘了一个合适的DDU电路的示意图。参考图8，操作代码字OS0-OS3共同联接到两个译码电路上，它们分别标记为块120和块122。此外，由电路MMU(见图2)产生的操作启动信号(记为OE)联接到译码电路120的一个输入端。译码电路120把操作代码字译码，产生三个控制信号C1，C2，C3，它们分别与三个单刀双掷功能开关(记为SW1，SW2和SW3)相联。

更具体地说，这三个开关SW1、SW2和SW3的位置1共同联接到信号线SI，它是内部串行总线，通过它把经信号线SDI从中央控制器12收到的串行数据传送出去(见图6)。缓存存贮器40(参见图4)的一个移位寄存器电路的一个输出信号(记为MDO)与开关SW1和SW2的位置2共同联接。开关SW1的闸刀位置与内部总线接口线IBI相联，后者与D型触发器86-92(图6所示)的串行移位寄存器结构的输入端相联。开关SW2的闸刀位置与信号线DI相联，后者又与锁相环电路10(参考图3)的移位寄存器电路输入端相联，还和缓存存贮器40(见图4)的移位寄存器相联。锁相环电路10(见图3)的移位寄存器电路输出端SQ1与开关SW3的位置2相联，而开关SW3的闸刀位置与信号线DI2相联，该信号线DI2又与包含在锁相环电路14(见图3)中的一个移位寄存器的输入端相联。因此，开关SW1、SW2及SW3是处于开关位置1或是开关位置2分别由信号C1、C2及C3根据操作代码字OS0-OS3的译码以及经译码器电路120的信号OE的状态来控制。

类似地，译码器电路122对操作代码字OS0-OS3译码，从而产生信号组C4-C9中之一，以控制相应的一组功能单刀双掷开关SW4-SW9的操作。开关SW4-SW9的输出端共同联到D型触发器124的D输入端。信号MDO、IB3、SQ1及NIBCK分别联到开关SW4、SW5、SW6和SW8的输入端。锁相环电路14(见图3)的移位寄存器输出端SQ2联到开关SW7的输入端。此外，由MMU电路(见图2)产生的信号S2与开关SW9的输入端相联。译码器122还根据操作代码字OS0-OS3的代码来产生其他数字信号OCE、CWR、PWR及LE。信号OCE与OREG电路相联，如图7中的实施例所描述的那样。信号LE与内部时钟信号CKI分别联到“与非”门126的两个输入端，而门126的输出端与触发器124的NC输入端直接相联，并通过反向门128与其C输入端相联。触发器124的Q输出端与接口控制器的内部串行输出总线SO相联，后者又返回去联到图2和图6所示SPI电路。

参考图6，SO信号总线与“与非”门130的一个输入端相联，还和“或非”门132的一个输入端相联，ISS信号直接与“或非”门132的另一输入端相联，并通过反向门134与“与非”门130的另一输入端相联。“与非”门130的输出端通过一对级联反向门136和138与PMOS三极管的栅极相联。类似地，“或非”门132的输出端也通过一对级联反向门140和142与一个NMOS三极管的栅极相联。这两个三极管的源极(Source)分别联到电源和地，而它们的漏极(drain)一起联到SDO信号线。结果，当电路被ISS选通时，在内部串行输出总线SO上传送的信号便分别通过门130-142，去操纵PMOS和NMOS三极管，把串行化数据字经SDO信号线传送给中央控制器12。当接口控制器38非选通时，即信号ISS被加上高电平时，PNOS和NMOS三极管便不导通，让信号线SDO浮空。

再回来参考图8，译码器电路122对操作代码字OS0-OS3译码，使开关SW4-SW9当中的一个闭合，从而允许与之相联的对信号导通到触发器124的D输入端。按照适当的译码顺序，信号LE可以被置成逻辑1，从而启动“与非”门126，于是允许内部时钟信号CKI，与中央控制器12的时钟信号SCK同步地将触发器124D输入端出现的串行数据即时送到其Q输出端和信号线SO上。这样，便可以利用上文中结合图6的实施例所描述的电路、经信号线SDO将串行化数据字传送给中央控制器12。在下文更详细地解释了接口控制器和频率合成器的总体操作之后，将会对图8中的操作有更充分的理解。

图9中的逻辑电路图更具体详细地描还了图8中的数据导向单元DDU的实施例。操作代码字的数字位OS3-OS0分别被反向门150-153反向，形成各自的补码(Complement)。然后，数字信号OS3-OS0及它们相应的补码联到两个译码器单元120和122，它们在图中用虚线示于框内。译码器单元120利用“与非”门构成组合逻辑，产生控制信号C₁、C₂和C₃，它们又被相应的反向门反向，以产生其补码。控制信号C₁-C₃及它们的相应的补码与传统型模拟门构成的单刀双掷开关(如结合图8的实施例所描述的)相联。这种模拟开关可以是Motorola公司生产的型号为14016的一种。类似地，译码器单元122也用“与非”门构成组合逻辑，形成控制信号C₄-C₉，并使用“或非”门形成逻辑信号CWR和PWR，使用反向门产生信号OCE和LE，如结合图8的实施例所描述的那样。控制信号C₄-C₉被相应的反向门反向，形成各自的补码，每一个控制信号及其补码被用于控制各自的单刀双掷开关SW₄-SW₉。这些开关可以是与开关SW1-SW3相同的类型。其余电路与结合图8的实施例所作的描述相同。

图10给出适用于图2所示接口控制器的一个存贮器管理单元MMU实施例的方框图。在本实施例中，从标准计数器20得到内部时钟信号FL，通过信号线44与接口控制器38相联并进入存贮器管理单元MMU(如图2所示)。内部时钟信号FL通过一反向门154与“与非”门156的一个输入端相联。从中央控制器12(见图6)接收的时钟信号SCK得到时钟信号CKI，该时钟信号CKI通过另一个反向门158与“与非”门160的一个输入端相联。D型触发器162的Q和NQ输出端分别联到“与非”门156和160的各自另一个输入端。“与非”门156和160的输出端又分别与另一个“与非”门164的两个输入端相联，而“与非”门164的输出被反向门166反向，产生一个时钟信号CK，它被分送到锁相环电路10和14及缓存存贮器40(见图2、3和4)。

再有，触发器162的Q和NQ输出端分别与另一个D型触发器168的C和NC输入端相联，而触发器168的D输入端联接内部芯片选择信号ISS。触发器168的Q输出端与一个半字节计数器的复位输入端相联(由方框170所示)，它根据信号CK及其补码(通过门164和166提供的)来增量计数。触发器168的NQ输出端与另一个“与非”门172的一个输入端相联。半字节计数器170的数字输出产生信号NIBCK，它作为时钟信号输入提供给时序发生器174，时序发生器174根据NIBCK产生时序信号176该时序(timing)信号被译码电路178译码。由译码电路178产生的第一个译码信号180与“与非”门182的一个输入端相联，“与非”门182的输出端与触发器162的复位输入端相联。由译码器单元178产生的第二个译码信号与另一个“与非”门186的一个输入端相联，它的输出端与触发器162的C输入端相联，还通过反向门188与触发器162的NC输入端相联。“与非”门186的另一输入端与来自信号线44的内部时钟信号FL相联。

再有，操作代码字OS0-OS3与译码器178产生的其他时序信号190一起接到另一个译码器电路192上，它对这些输入译码，并产生某些逻辑和时序信号，这些将在下文中详细描述。

由译码器电路192产生的信号之一是主复位信号，记为MRST，它联到缓存存贮器40的移位寄存器(见图4)、联到时序发生器174、还通过反向门193联到“与非”门182的一个输入端。由译码器电路192产生的其他信号有用于锁相环电路10和14的触发器寄存器的选通信号，分别记为SSL01和SSL02。类似地，用于在锁相环电路10和14中选通检测寄存器(图中未画出)的信号TSS01和TSS02也是由译码器电路192产生的。也是由译码器电路192产生的读/写信号RW及行(row)译码启动信号NO被提供给缓存存贮器40供控制之用(见图4)。RW信号也联到“与非”门172的另一个输入端。

再有，由译码器电路192产生的时序信号 S1和 S2分别联到“与非”门196的两个输入端，并通过各自的反向门198和200产生信号S1和S2提供给缓存存贮器40的一个控制电路(见图4)。时序信号S2还提供给DDU电路(参考图8和9)。“与非”门196的输出端与D型触发器202的NC输入端相联，并通过反向门204将其解码联到该触发器202的C输入端。“与非”门172的输出端与触发器202的复位输入端相联，而触发器202的D输入端联接到代表逻辑1的电平上。触发器202的Q输出端产生输出启动信号OE，它与SPI电路相联(见图6)。

在操作过程中，当接口控制器38被中央控制器12经信号SS选通时，内部从属选通信号ISS被置于逻辑低电平。当译码器电路192解除(relieve)主复位信号MRST时，响应时钟信号FL，并在信号184的控制下经门186和188启动触发器162，从而改变它的输出端Q和NQ的状态。触发器162的Q和NQ信号分别联到触发器168的时钟输入端C和NC，并使其Q输出跟随ISS的逻辑零状态，从而允许半字节计数器170根据信号CK及其由门164和166产生的补码来从零起增值计数。由触发器162的Q及NQ输出来选择门156和160之一，来允许内部时钟信号FL或者从中央控制器得到的时钟信号CKI两者之一成为通过门164的时钟信号CK。每当半字节计数器170达到计数4，便产生一个代表信号NIBCK的脉冲，这个脉冲还使时序发生器174增值，以产生时序信号176。译码器178对时序信号176译码，依次产生信号180、184和190，这些信号与操作代码字OS0-OS3的代码相结合，共同影响触发器162的状态及译码器192的输出状态。

此外，当信号RW为“写”状态，而接口控制器38已被选通从而使触发器168的NQ输出端被驱动成逻辑1的时候，触发器202的复位输入经门172被解除。在此之后，当产生了S1或者S2的时候，触发器202便被门196和门204推动一次(clock)，使其Q输出或者说信号OE被驱动成逻辑1。

回来参考图7，当由DDU电路(参见图8和图9)响应OS0-OS3全零代码使操作码启动信号OCE为逻辑1时，锁存器110的Q输出跟随其逻辑状态。于是，当NIBCK信号出现一个脉冲时，便通过门114和116在信号线OC上出现一个逻辑1脉冲。再回来参考图6，信号线OC与D型触发器210的NC输入端相联，还经反向门212与其C输入端相联。触发器210的NQ输出端又返回来与其数据输入端相联，还和“与非”门214的一个输入端相联。触发器210的复位输入与信号ISS相联。由MMU电路(见图10)产生的信号OE与“与非”门214的另一输入端相联，门214的输出端与“或非”门216的一个输入端相联，还通过反向门220与“与非”门218的一个输入端相联。串行输出线SO与门216和门218的另一输入端相联。门218的输出通过一对级联反向器220和222与PMOS三极管的栅极相联。类似地，门216的输出端通过另一对级联反向器224和226与NMOS三极管的栅极相联。这PMOS和NMOS三极管的源极分别与电源线和地相联，而其漏极联在一起与SDI线相联。

在工作过程中，SDI线可以控制信号OE和OC选定为双向的，也就是说，中央控制器12能经过SDI线读取来自接口控制器38的数据，也能经SDI线向接口控制器35写入数据。当中央控制器12向接口控制器38写数据字时，PMOS和NMOS三极管双双被关闭(turn off)，产生一个非常高的阻抗，或者说使其输出端浮空。另一方面，当中央控制器12欲读取接口控制器38的数据字时，控制信号OE和OC使触发器210和“与非”门214进入其适当状态以启动门216和218来响应串行输出线SO的数字数据信息，从而相应地控制PMOS和NMOS三极管根据信号线SO的数字信号向信号线SDI输送脉冲。

图11中给出图10所示MMU电路实施例的更详细的逻辑示意图。图中对前面描述过的信号线和逻辑部件使用同样的参照号数。例如，半字节计数器170和时序发生器174示于虚线所围框内，每一个由传统的D型触发器结构组成。又如，译码电路178也示于虚线框内，每一个译码电路由“与非”门和“或非”门的组合逻辑组成。其余电路主要由译码器单元192构成，它包括用相互联结的“与非”门构成的传统的组合逻辑，用于对操作代码字OS0-OS3及其补码以及依次由译码器电路178产生的时序信号190进行译码。图11中电路的操作方式与对图10中的实施例所作的描述相同。

图12、13和14描述了适用于图2所示接口控制器的控制寄存器CREG1、CREG2及CREG3的实施例的电路示意图。参考图12，信号CWR、ISS及IB3分别与“与非”门230的各输入端相联。“与非”门230的输出端联到一组D型触发器232、234和236的共同的C输入端，还通过反向门238联到这组触发器的NC输入端。RST信号联到触发器232、234及236的共同复位输入端。数字信号IB0、IB1及IB2分别联到触发器236、234及232的D输入端。触发器236和234的Q输出成为信号BS1和BS2，它们经信号线46提供给环偏移控制(loop bias control)24，用于在那里规定其特征值。触发器232的Q输出成为信号OPON，它经信号线48提供给运算放大器，用于在那里规定其特征值。

参考图13，信号CWR、ISS及IB2直接联到另一个“与非”门240的各输入端，而信号IB3通过反向门242联到“与非”门240的另一输入端。“与非”门240的输出端共联到2个D型触发器244和246的C输入端，还通过反向门248共联到其NC输入端。RST信号共联到触发器244及246的复位输入端。数字信号IB0和IB1分别联到触发器246及244的D输入端。触发器246和248的Q输出分别成为数字信号OSD和OSON，它们经信号线42提供给标准振荡器16，用于规定其特征值。

参考图14，信号CWR和ISS分别直接联到“与非”门250的输入端，而信号IB2和IB3分别经过门252和254联到这同一“与非”门的第三和第四输入端。信号RST共联到D型触发器256和258的复位输入端。“与非”门250的输出端联到触发器256和258的C输入端，并通过门260联到它们的NC输入端。数字信号IB0和IB1分别联到触发器258和256的D输入端。触发器258和246的Q输出分别成为信号OS1和OS2，并经过信号线44提供给标准计数器20，用于规定其特征值。

用于图2所示接口控制器38的“加电复位”电路的适用电路实施例由图15中的电路图示出。参考图15，一个PMOS三极管与电容CP1串联，联到电源V_D和大地电位之间。T1和CP1之间的节点与斯密特触发器型反向器262的输入端相联，它又与一对反向器264及266级联，产生信号POR，提供给SPI电路(参见图6)。在工作过程中，当电压值V_D使电容器CP1上的电压超过斯密特触发器型反向器262的阈值电平时，反向器262的端出被驱动成逻辑零。这样的结果使输出信号POR也最终变成逻辑零，这是它的“有效”状态。如图6中的电路图所示，当POR信号为逻辑零时，触发器64和86-92也通过解除其复位控制而启动。这时触发器便能响应与其时钟输入端和数据输入端相联的信号进行传送。

在本实施例中，操作代码字是一个4位二进制数字代码，代表示于图16表中的16种可能的操作。接口控制器38中的DDU电路响应这16种可能的操作代码而形成的各种开关联接方式示于图22的表中，而在中央控制器12、锁相环电路10和14、及存贮器40之间传送数据的串行数据传送协议由图17-21给出。图16-22将在下面对操作的举例描述中引用到。

参考图16中的表，由全零操作代码(IOE)代表的SPIO启动操作允许接口控制器从四线接口(即使用SDO线)转换成三线接口(即使得SCI线成为双向的)。在这种状态下，只有在“读”型操作码(下文将更详细描述)的“读”方式(图10中的172、202)期间SDI线才成为双向的。为了从SDI线上读取数据，接口控制器38必须在“读”操作代码字和相应的数据字之前接收到IOE操作代码字(参考图18)。在经由SDI线从中央控制器112向接口控制器38传送数据的末尾，由相应的产生电路激发控制信号OE和OC，用于控制触发器210和“与非”门214的状态，来启动门216和218，使SDI线在SCK信号的下一个时钟边沿(clock edge)变为双向的(参见图6)。 SDI线将保持一个输出，直到由信号SS及相应的内部信号ISS控制触发器210的状态使门214、216及218“关闭”(disable)从而使接口控制器不再被选通为止。

当接口控制器38被选通时，通过对寄存器98-101(见图7)复位迫使操作代码字OS0-OS3为全零。参考图22，响应全零操作代码字IOEDDU电路的开关SW1被接通到位置1。于是，串行数据输入经过SDI线和相应的SI线传送给IBI线，而其头四位(即IOE代码)被打入寄存器86、88、90及92，并在那里转换成并行位IB0-IB3。打入寄存器(clocking)的操作是由中央控制器产生的信号SCK经门74和76来完成的，它与经SDI线传送的数字数据位同步。并行IOE代码根据下列条件经信号线IB0-IB3送入OREG电路的寄存器101、100、99及98的数据输入端(见图7)。由于在选通时OS0-OS3的初始代码被复位为全零，OCE信号保持为逻辑1，并在4位串行操作码经IBI传送到寄存器86-92之后由MMU电路经信号线NIBCK产生一个脉冲。图7中的触发器110对此作出响应，将其Q输出端置为逻辑1，于是在门114和116的输出端造成一个脉冲，这个脉冲的触发作用使操作码位经IB0-IB3出现在相应寄存器的数据输入端。这样，在上述条件下操作代码字OS0-OS3经并行线IB0-IB3提供给这些寄存器。

因为对于操作代码IOE线IB0-IB3上的数据为全零，在锁存后操作代码字保持全零，DDU电路的开关SW1保持在位置1。在这些同样条件下，译码器122响应全零IOE代码(见图22)并闭合开关SW5并置信号LE为逻辑1。这样，输出寄存器92经线IB3并穿过D触发器124与串行输出线SO相联，D触发器124是由同步信号CKI来同步的。在这些条件下，接口控制器38已准备好根据图18的协议从中央控制器接受顺序传送的“写”操作代码。在本实施例中，有三种“写”操作MR1、MR20和MR21(见图16)。从MR1开始说起，它的相应操作代码为0111，在这操作码后面可以跟随一个相应的4位数据字，它唯一地标识出缓存存贮器40中的16个寄存器之一，相应于中央控制器12欲读取的锁相环电路10的特征数据字。操作代码0111串行通过开关SW1，并由时钟信号CKI控制移入寄存器86-92，在那里变换成并行字并传送给寄存器98-101，这些前面已描述过了。然后，顺序的4位数据被打入寄存器86-92，再经数据总线IB0-IB3并行传送到缓存存贮器40，送入行译码电路(见图4)。MMU电路(图10)响应操作码0111，产生合适的控制信号MRST、RW、S1、S2及NO，这些控制信号使缓存存贮器40以并行格式传送出特征数据字，这个特征数据字取自由信号线IB0-IB3给定地所规定的存贮器寄存器，通过那里的一个“预充电器(precharger)”送到移位寄存器电路S/R。

此外，DDU电路(见图8)中的译码电路120和122响应操作码0111使开关SW1置于位置2，将缓存存贮器40的移位寄存器输出MDO联到IBI线，还将信号IB3经开关SW5联到触发器124。逻辑控制信号LE也被置于逻辑1，从而使门126能响应时钟信号CKI。在这一状态，缓存存贮器40的移位寄存器S/R中的特征数据字能由时钟信号CK控制串行移出，沿着线MDO和IBI，穿过寄存器86-92，穿过开关SW5经IB3和触发器124，沿着信号线SO，通过门218和216到达被选通的双向线SDI或线SDO线，并最后到达中央控制器12。在图20所示“读存贮器”L01串行协议中，特征数据字之前放置了地址数据字，在传送开始时它存放在寄存器86-92之中。在32个时钟胶冲之后，中央控制器停止继续计时，同时接口控制器38被信号SS停止选通。

在本实施例中，缓存存贮器40只有两个寄存器唯一地对应于锁相环14的特征数据字。因此，要读取两个寄存器中的一个只需要一个操作代码字，或MR20，或MR21。该操作代码字的最低有效位可以在零和1之间变换，以确定对缓存存贮器40中所需寄存器的选择。相应于由中央控制器来读取这两个寄存器内容的操作代码字是1010(MR20)和1011(MR21)，两者后面都跟随相应的全零数据字(参考图16)。如图22中的表所示，DDU电路响应操作代码字MR20和MR21，构成的联接方式与前述MR1操作的联接方式相同。在图21所示“读存贮器”LO2串行协议中，特征数据字之前置有全零，在传送开始时它们存在寄存器86-92之中。

另一组操作码允许中央控制器直接将一个特征数据字装入锁相环电路10或14之一的一个存贮寄存器中，或装入缓存存贮器40的一个存贮寄存器中。例如，操作代码0001(L1S)允许从控制器12向锁相环电路10(见图3)的移位寄存器直接装入。对于这一操作，图17所示传送协议允许4位操作码之后直接跟随特征数据字，对本实施例，其数据字长度为28位。例如，操作代码字0001(L1S)首先从中央控制器1、2传送出来，集结存贮于OREG电路(见图7)的寄存器101-98中。通过把移位寄存器SQ1的输出线经开关SW6与锁存器124相联，并通过该锁存器联到SO线，同时把信号LE驱动成逻辑1，这样使DDU电路(见图8)响应操作代码字L1S(见图22)，把开关SW2置于位置1，从而把串行输入线SI与DI线相联，而DI线是锁相环电路10的移位寄存器的输入。在经信号线SI传送时，从线DI经开关SW2到电路10移位寄存器的信息移送是由时钟信号CK控制的，它取自由中央控制器12产生的经信号SCK提供的信号CKI。在28个时钟脉冲之后，时序发生器174禁止继续传送。在传送操作过程中，信号SSL01将电路10的锁存寄存器与那里的移位寄存器切断，当完成特征数据字传送时，接口控制器38可以被停止选通，此时信号SSL01把移位寄存器中新装入的特征数据字传送给锁相环电路10的各个电路，去规定其特征，以便在那里产生合成的信道频率信号。

以类似的方式，利用操作代码0100(L2S)，可以直接地从中央控制器12向锁相环电路14的移位寄存器装载。在这一操作状态(见图22)，开关S3受控将DI2线与SI线相联，允许串行特征字流向电路14的移位寄存器。相应地，电路14的移位寄存器的输出线SQ2经开关SW7和锁存器124与SO线相联。锁相环电路10和14的检测(test)寄存器(未画出)可以分别利用操作代码0011和0101来从中央控制器直接装载。

此外，中央控制器还可以指示把指定给锁相环电路10或锁相环电路14的特征数据字装入缓存存贮器40中预先指定的存贮寄存器中。在本实施例中，缓存存贮器40的16个寄存器已被预先指定为用于锁相环电路10的特征数据字的缓存存贮，有两个寄存器已预先指定为用于锁相环电路14的特征数据字的缓存存贮。操作码0110(MW1)指示接口控制器38将特征数据字从中央控制器12传送给缓存存贮器40，放在由相应的数据字唯一标志的存贮寄存器中。这一操作的串行数据传送协议示于图19。

在操作过程中，MW1的操作代码字首先被传送，后接4位全零码。操作码MW1集结存贮于寄存器101-98中(见图7)。在4位零之后是相应的数据字，它被紧缩存贮于寄存器86-92之中，这些寄存器的输出经并行线IB0-IB3传送给缓存存贮器40的行译码器，在那里用作地址码。MMU电路响应操作码0110，使MRST、RW、S1和S2产生适当的信号，从而使缓存存贮器40进入如下状态：利用选通的同步信号CKI经数据线DI串行地接受特征数据字放入移位寄存器S/R。此外，DDU电路控制开关SW2，使之置于位置1 。把串行输入线SI与线DI相联，还控制开关SW1使之置于位置2，把移位寄存器的输出端MDO与IBI线相联(见图22)。还有，开关SW4闭合使移位寄存器的输出端MDO经锁存器124与线SO相联。信号LE变成逻辑1来启动锁存器124的时钟输入。在完成特征数据字传送之后，信号RW、S1及S2受到控制，将被装入的特征数据字从移位寄存器送入经数据线IB0-IB3得到的地址所唯一确定的存贮寄存器中(见图4)。其后，接口控制器38可能被停止选通，也可能以同样方式传送另一个存贮寄存器地址及相应的特征数据字(见图19中的协议)。

为将特征数据字写入为锁相环电路14所指定的两个存贮器位置中，其操作代码可以设置成1000(MW20)或1001(MW21)。操作代码的最低有效位指定了在存贮器40中的和当存贮寄存器。根据这一操作的串行传送协议，操作码后面可以串行跟随28位特征数据字(如图17所示)。MMU电路与前述类似地产生适当的控制信号来操作缓存存贮器40的各电路，来完成从串行到并行的转换以及把并行格式的特征数据字传送给唯一确定的存贮寄存器。

接口控制器38还响应单一操作码L1M及相应的数据字，来自动指示将特征数据字从缓存存贮器40串行传送给锁相环电路10。例如，操作码0010(L1M)可以后接4位存贮器地址，它唯一标志出缓存存贮器中含有要传送给电路10的特征数据字的那个存贮寄存器的地址。如前文所述，操作代码在寄存器101-98中集结，地址数据码在寄存器86-92中集结。如联系图10所描述的那样，MMU电路顺序发出适当的控制信号来指示传送。然而，在这传送过程中，按照触发器162的选择，时钟信号CK不是取自中央控制器而是取自内部时钟信号FL。时钟信号FL可以比取自中央控制器的时钟信号快几个数量级。

在本实施例中，一旦传送了操作码字和相应的地址，接口控制器38可以立即被中央控制器12停止选通。在这种情况下，在完成了从存贮器40到移位寄存器的传送之后，线路10的锁存寄存器由信号SSL01操纵立即从相应的移位寄存器接受并行格式的特征数据字。然而，在传送操作码和相应数据字之后，来自中央控制器的选通信号SS还可以再维持一段时间，在这种情况下，在中央控制器12经信号线SS停止选通之前，将不会发生特征数据字从移位寄存器向电路10的锁存器寄存器的传送。在这些情况下，SSL01信号都是跟随在停止选通信号SS或ISS之后。

接口控制器38还响应单一操作码CS0或CS1来指示特征数据字向锁相环电路10和14的移位寄存器的传送。在本实施例中，这些代码是1100(CS0)及1101(CS1)，后接相应的4位地址唯一地标识出缓存存贮器中的一个存贮寄存器，它含有要传送给锁相环电路10的移位寄存器的特征数据字。相应地，操作码CS0或CS1(参见图16)的最低有效位指定了要装入锁相环电路14的移位寄存器的特征字所在的存贮寄存贮。如前所述，从中央控制器传出之后的操作代码字和相应的地址集结在适当寄存器中。根据该操作代码字，MMU和DDU电路形成图2 2所示联接方式并产生适应的时序控制信号来实现下述的传送。

更具体地说，缓存存贮器40的移位寄存器输出端MDO经开关SW2联到信号线DI，并通向锁相环电路10的移位寄存器输入端。电路10的移位寄存器输出端SQ1经开关SW3联到信号线DI2，它是电路14的移位寄存器输入端。在操作过程中，由操作代码字CS0或CS1的最低有效位指定的存贮器40中的一个存贮寄存器所存放的特征数据字以并行格式传送给缓存存贮器40的移位寄存器，再从存贮器40的移位寄存器串行移出送到锁相环电路10的移位寄存器，传送过程的时钟信号利用的是由MMU电路中的触发器162选定的内部时钟信号FL。此后，利用同一时钟信号FL，将地址线IB0-IB3唯一标志的特征数据字以并行格式传送给缓存存贮器40的移位寄存器再串行移送到电路10的移位寄存器。与此同时，也利用时钟信号FL将电路10的移位寄存器中的特征数据字串行移送到电路14的移位寄存器。在28个时钟脉冲结束时，指定的特征数据字存贮于电路10和14的适当的移位寄存器中，那里的相应的锁存寄存器可以分别受控于控制信号SSL01和SSL02将特征数据字传送给锁相环电路。

另一个操作码字指示接口控制器向各个控制寄存器CREG1、CREG2及CREG3(分别由图12、13和14描述)写入数据。为启动这一操作，首先有4位操作码1110(CWR)串行地从中央控制器12传送到接口控制器38，后接相应的4位数据字，在本操作中这4位被称作控制字。由控制字的最高有效位状态或最高有效位与次高有效位的组合状态来选择指定的控制寄存器，而其余各位的状态被存贮在那个寄存器中。在操作过程中，操作代码字在OREG电路的寄存器98-101中集结(wind up)(见图7)，后续4位控制字在SPI电路的寄存器86-92中集结(见图6)。操作代码字CWR由译码器电路122译码，产生信号CWR，与信号ISS一起分别提供给控制寄存器CREG1、CREG2和CREG3的逻辑选通电路230、240及250，作为那里的启动信号。

如果经信号线IB3提供的控制字最高有效位是逻辑1，则门230变成响应状态，而门240和250仍保持非响应状态。这样，出现在IB0-IB2上的数据便由门230和238打入CREG1的寄存器236、234和232。于是，这些寄存器的Q输出便根据控制字的相应位来更新。类似地，如果控制字的最高有效位为逻辑零，而次高有效位为逻辑1，则门240变成响应状态，而门230和250保持非响应状态。在这种状况下，出现在IB0和IB1上的数据便由门240和248打入CREG2的寄存器246和244。最后，如果控制字的最高有效位和次高有效位的状态均为逻辑零，则门250变成响应状态，而门230和240保持非响应状态。在这种状况下，门250和260将信号线IB0和IB1的数字状态打入寄存器258和256中存贮。以这种方式，可以在中央控制器12的控制下利用接口控制器38控制字传送给一个选定的控制寄存器。

最后一个操作代码字1111指示接口控制器38把一个相应的数据字传送给数字输出端口电路36。从中央控制器进行传送的串行传送协议与“控制写”所用协议相同，也就是，首先传送4位操作代码，后接相应的4位数据字，称作端口数据。操作代码字和相应数据字在它们的相应寄存器中集结，这与前述相同，而信号线IB0-IB3提供给端口电路36中的一组锁存寄存器(如图5所示)。DDU电路中的译码器电路122对操作代码字PW2译码并产生信号PWR。信号PWR与选通信号ISS一起提供给36(见图5)中的控制电路，使那里的锁存寄存器能够存贮线IB0-IB3的数据字。提供了一组驱动电路来把锁存寄存器中的数字代码字传送到它们的相应的数字输出线PA3-PA0。

尽管对本发明的描述是联系上述具体实施例进行的，但可以理解，对它可作多种补充、修改和替换而不偏离本发明的广泛的原理。因此，本发明不应局限于任何单一的实施例，而应根据所附权利要求的内容来确定其广度和范围。

Claims

1.一种频率合成器，至少包括一个锁相环(PLL)电路(10)，在工作中由中央控制器(12)规定其特征，以产生一个合成的信道频率信号(SF1)，所述锁相环电路包括至少一个存贮寄存器，它由数据字(D1)动态程序控制，该数据字规定所述锁相环电路的操作特征，以产生所述合成的信道频率信号，所述频率合成器以下述部件的组合为其特征：

一个接口控制器(38，图2)联在所述中央控制器和所述锁相环电路的所述至少一个存贮寄存器之间，在工作中它从所述中央控制器接受(经SS、SCK、SI、SDO)操作代码字和数据字；以及

一个缓存存贮器(40，图4)与所述接口控制器相联，用于存贮规定所述锁相环操作特征的一组数据字，所述接口控制器响应来自所述中央控制器的操作代码，以指挥数据字(D1、MDD)在所述中央控制器、至少一个存贮寄存器以及缓存存贮器之间的传送。

2.根据权利要求1的频率合成器，其特点在于它的接口控制器包括：

第一装置(SPI、MMU、DDU)，有选择地操作把中央控制器与至少一个存贮寄存相联并控制数据字在二者之间的传送；

第二装置(SPI、MMU、DDU)，有选择地操作把中央控制器与缓存存贮器相联并控制数据字在二者之间的传送；

第三装置(SPI、MMU、DDU)，有选择地操作把缓存存贮器与至少一个存贮寄存器相联并控制数据字在二者之间的传送；以及

装置(SPI)，用于对来自中央控制器的操作代码字译码，并根据译出的操作代码字来选定所述第一、第二和第三装置之一去完成被指定的操作。

3.根据权利要求2的频率合成器，其特征在于：操作代码字和数据字是以串行格式在中央控制器、接口控制器、缓存存贮器以及至少一个存贮寄存器之间传送。

4.根据权利要求3的频率合成器，其特征在于：所述接口控制器包括四个端口与中央控制器相连；第一端口(SS)用于从中央控制器接收选通信号；第二端口(SCK)用于从中央控制器接受时钟信号，用于同步操作代码字和数据字的串行传送；第三端口(SDI)用于从中央控制器接受串行格式的操作代码字和数据字；第四端口(SDO)用于以串行形式向中央控制器发送数据字。

5.根据权利要求4的频率合成器，其特征在于：所述接口控制器包括一种装置(图6，210，214)，它有选择地将第三端口转换成双向串行字传送端口(SDI)，用于发送和接收串行格式字。

6.根据权利要求3的频率合成器，其特征在于其接口控制器包括三个端口与中央控制器相联：第一端口(SS)用于从中央控制器接收选通信号；第二端口(SCK)用于从中央控制器接收时钟信号，用于同步操作代码字和数据字的串行传送；第三端口用于双向地向中央控制器发送及从中央控制器接收串行格式的字。

7.根据权利要求3的频率合成器，其特征在于译码装置包括：

一个移位寄存器(86、88、90、92)，用于从中央控制器接收串行格式的操作代码字并将该操作代码字转换成并行格式(IB0-IB3)；

一个触发器寄存器(98-101)联到所述移位寄存器上，用于存贮并行格式的操作代码字；以及

一种装置，用于对存贮在所述触发器寄存器中的操作代码字译码(120、122)，并根据所译出的操作代码字来选择第一、第二及第三装置之一去完成它规定的操作。

8.根据权利要求7构成的频率合成器，其特征在于：接口控制器包括从中央控制器接收选通信号(SS)和时钟信号(SCK、CKI)的装置；其中，移位寄存器由所还时钟信号同步，去串行地从中央控制器接收操作代码字；还在其中由选通信号控制触发器寄存器把一个操作代码预置到触发器寄存器中，这个预置代码字被译码，从而实现中央控制器与移位寄存器的联接，以同步接收操作代码字。

9.根据权利要求1构成的频率合成器，其特征在于包括装置(16、20)，该装置根据编程(Programmed)特征值来为锁相环电路产生参考频率信号，还包括一个伴随的存贮寄存器(CREG2、CREG3)可由数据字动态程序控制，用以规定所述产生信号装置的特征；其中，接口控制器与所述伴随存贮寄存器相联，并响应来自中央控制器的操作代码字，以指挥在中央控制器和所述伴随存贮寄存器之间传送数据字。

10.根据权利要求1构成的频率合成器，其特征在于包括装置(24)，它根据程序给定的特征为锁相环电路产生环偏移控制信号，还包括一个伴随的存贮寄存器(CREG1)，可由数据字(IB0-IB3)动态程序控制来规定所述产生信号装置的特征；其中，接口控制器与所述伴随存贮寄存器相联，并响应来自中央控制器的操作代码字，以指挥在中央控制器和所述伴随存贮寄存器之间传送数据字。

11.一种频率合成器，它包括至少一个锁相环电路，由一中央控制器规定其操作特征以产生合成的信道频率信号，所述锁相环电路包括至少一个存贮寄存器由数据字动态程序控制规定其所述锁相环电路的操作特征，以产生所述合成的信道频率信号，所述频率合成器的特征在于包括：

一个接口控制器，其操作是从中央控制器接收操作代码字、相应的数据字以及特征数据字。

一个缓存存贮器(图4)。联接到所述接口控制器上，用于在相应的一组寄存器(RAM)中存贮一组特征数据字，每一个这种数据字相应于所述锁相环电路产生所述合成信道频率信号时的一个唯一的操作特征，所述接口控制器响应第一个操作代码和相应的第一个数据字，把一个特征数据字从所述中央控制器传送到所述缓存存贮器，存贮于唯一对应于所述第一数据字代码的寄存器中；所述接口控制器还响应第二操作代码字和相应的第二数据字(图16)，把一个特征数据字从所述缓存存贮器中唯一对应于该第二数据字(图16)代码的寄存器传送到所述锁相环电路的至少一个存贮寄存器中，在那里，锁相环电路的所述至少一个寄存器由缓存存贮器传送来的特征数据字动态地程序控制。

12.根据权利要求11构成的频率合成器，其特征在于缓存存贮器包括一个移位寄存器(图4)，它的操作是把一个数据字从串行格式变换成并行格式存贮于缓存存贮器的一个寄存器中；同时，这里的接口控制器包括：

从中央控制器接收时钟信号的装置；以及

响应第一操作代码字的装置，它由中央控制器的所述时钟信号(CK)控制，把串行格式的特征数据字从中央控制器移送到缓存存贮器的移位寄存器。

13.根据权利要求11构成的频率合成器，其特征在于：缓存存贮器包括第一移位寄存器(图4)，它的操作是将并行格式的数据字转换成串行格式(MDO)；样里的锁相环电路的至少一个寄存器包括一个第二移位寄存器(图3)，它的操作是将数据字(DI)从串行格式转换成并行格式；再有，这里的接口控制器包括的装置响应第二操作代码字，把按照相应的第二数据字从缓存存贮器中取出的特征数据字(MDO)并行传送给第一移位寄存器，并且受独立于中央控制器而产生的内部时钟信号FL控制，将特征数据字并行地从第一移位寄存器送入第二移位寄存器。

14.根据权利要求13构成的频率合成器，其特征在于：锁相环电路(图3)的至少一个寄存器包括一个触发器寄存器，它根据命令(SSL01)的操作是将第二移位寄存器中的特征数据字并行传送给锁相环电路，以规定其操作特征来产生合成的信道频率信号；再有，这里的接口控制器包括接收来自中央控制器的选通信号(ISS)的手段(图10)和响应该选通信号去操作所述触发器寄存器的装置(168-190)。

15.根据权利要求13构成的频率合成器，其特征在于包括一个第二锁相环电路(14)，它由中央控制器规定其操作特征以产生另一个合成的信道频率信号，所述第二锁相环电路(图3)包括第三移位寄存器，其操作是将数据字从串行格式转换成并行格式；这里的接口控制器包括一种装置去响应第三操作代码字，把缓存寄存器中对应于第三操作代码字的存贮器中的并行特征数据字传送到第一移位寄存器，再在内部时钟信号控制下把该特征数据字从第一移位寄存器串行移送到第二锁相环电路的第三移位寄存器。

16.根据权利要求15构成的频率合成器，其特征在于：这第二锁相环电路包括一个触发器寄存器，它的操作根据命令将第三寄存器中的特征数据字以并行格式传送给第二锁相环电路，用于规定其操作特征以产生另一个合成的信道频率信号；在这里，接口控制器包括从中央控制器接收选通信号的手段及响应这一选通信号来操作所述触发器寄存器的装置。

17.根据权利要求15构成的频率合成器，其特征在于：接口控制器包含一种装置去响应第四操作代码字和相应的第四数据字(图16)，把缓存存贮器中相应于第四操作代码字的寄存器存放的第一特征数据字并行传送到第一移位寄存器，并在内部时钟信号控制下将第一特征数据字从第一移位寄存器串行地移入第二移位寄存器，并在完成所述移位操作时将第二特征数据字从缓存存贮器中对应于第四数据字代码的寄存器并行地传送到第一移位寄存器，在将存放在第二移位寄存器中的第一特征数据字串行移入第三移位寄存器的同时，再在内部时钟信号控制下将这第二特征数据字从第一移位寄存器串行地移入第二移位寄存器。一旦完成了这后一个移位操作，将第一特征数据字存放于第二锁相环电路的第三移位寄存器，而将第二特征数据字存放于该锁相环电路的第二移位寄存器。

18.根据权利要求17构成的频率合成器，其特征在于：锁相环电路(图3)包括一个第一触发器电路，它的操作是根据命令将第二移位寄存器中的特征数据字传送给锁相环电路来规定其操作特征以产生合成的信号频率信号；这里的第二锁相环电路包括一个第二触发器电路，它的操作是根据命令将第三移位寄存器中的特征数据字传送给第二锁相环电路，去规定其操作特征以产生另一个合成的信号频率信号；这里的接口控制器包括从中央控制器接收选通信号(ISS)的装置和响应选通信号同时操作第一和第二触发器寄存器的装置。

19.根据权利要求11构成的频率合成器，其特征在于：接口控制器包括四个端口与中央控制器相联：第一端口从中央控制器接收一个选通信号；第二端口从中央控制器接收一个时钟信号，它同步操作代码字和数据字的串行传送；第三端口以半行格式从中央控制器接收操作代码字和数据字；第四端口以半行格式向中央控制器发送数据字。

20.根据权利要求19构成的频率合成器，其特征在于接口控制器包括能够有选择地将第三端口转换成可以发送和接收串行格式字的双向串行字传送端口的装置。

21.根据权利要求11构成的频率合成器，其特征在于接口控制器包括三个端口与中央控制器相联：第一端口从中央控制器接收选通信号；第二端口从中央控制器接收时钟信号用以同步操作代码字和数据字的半行传送；第三端口用于双向地分别向中央控制器发送和从中央控制器接收串行格式的字。

22.一种频率合成器，包括多个锁相环(PLL)电路，由中央控制器规定每个锁相环电路的特征以产生相应的合成信道频率信号，每个锁相环电路包括一个存贮寄存器以表征其相应锁相环电路的数据字动态编程来产生其合成的信道频率信号，所述频率合成器的特征在于包括：

一个接口控制器，其操作功能是从中央控制器接收操作代码字、相应数据字及特征数据字；以及

一个缓存存贮器，它与所述接口控制器相联，用于在相应的一组寄存器中存贮一组特征数据字，每个这类数据字相应于一个锁相环电路在产生其合成信道频率信号时的唯一操作特征(图16)，所述接口控制器响应操作代码字和相应的数据字，来指挥特征数据字从所述缓存存贮器中被选中的寄存器向所述一组锁相环电路中被选中之一的存贮寄存器的传送。

23.根据权利要求22构成的频率合成器，其特征在于：接口控制器自动响应从中央控制器接收的操作代码字和相应数据字，来指挥特征数据字从缓存存贮器向所述一组锁相环电路中被选中一个的传送。

24.根据权利要求22构成的频率合成器，其特征在于接口控制器包括一种装置，能根据一个相应数据字代码从缓存存贮器的一个寄存器取出特征数据字以传送给一个锁相环电路。

25.根据权利要求22构成的频率合成器，其特征在于接口控制器包括一种装置，能根据一个操作代码字的代码从缓存存贮器的一个寄存器取出一个特征数据字以传送给一个锁相环电路。

26.根据权利要求22构成的一个频率合成器，其特征在于接口控制器包括一种装置，能响应单一操作代码和单一相应数据字来指挥多个特征数据字从缓存存贮器中选定的相应寄存器向选定的多个锁相环电路的存贮寄存器的传送。