CN104821279A - 半导体器件的形成方法 - Google Patents

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Abstract

本发明提供了一种半导体器件的形成方法，包括：在半导体衬底上的介质层内形成凹槽，并在所述凹槽以及介质层上的硬掩模层上形成金属层后，去除硬掩模层上的金属层，之后以采用碱性浆料的化学机械研磨工艺去除所述硬掩模层，以及部分金属层，直至所述凹槽内的金属层的表面与介质层表面齐平。在上述技术方案中，采用碱性的研磨浆料可有效提高硬掩模层的去除效率，且去除所述硬掩模层后，有效降低在介质层和金属层表面的硬掩模残留颗粒的残留量，从而避免在半导体器件通电使用过程中，基于所述硬掩模层颗粒残留而造成各金属插塞之间形成电导通，继而有效抑制各金属插塞之间的漏电现象。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体器件的形成方法。
背景技术
随着集成电路制造技术的发展，集成电路的特征尺寸也不断减小，集成电路的集成度不断增加。如超大集成电路（Very Large Scale Integration，VLSI）要求在几毫米面积的硅片上集成上万至百万元器件。
为了提高集成电路的集成度，参考图1所示，现有的半导体器件包括多层介质层结构，半导体器件的各元器件分布于各层介质层内，同一介质层内的各元器件通过金属互连线12电连接，而不同介质层间的元器件通过贯穿介质层的金属插塞11电连接。
现行的金属插塞的形成过程包括，先在半导体衬底上沉积介质层，并在介质层上形成硬掩模层，在刻蚀所述硬掩模层，在所述硬掩模层内形成硬掩模图案后，以硬掩模图案为掩模刻蚀介质层，形成凹槽；之后向所述凹槽内填充满金属材料，并去除硬掩模层上多余的金属层和硬掩模层，使得凹槽内的金属层表面与所述介质层表面齐平，从而在介质层内形成金属插塞。
然而在实际操作中，采用上述工艺形成的含有金属插塞的半导体器件中的各金属插塞之间会出现漏电现象（metal bridge），从而直接降低了半导体器件的性能。
为此，如何提高金属插塞的形成工艺，如何抑制形成的各金属插塞之间的漏电现象，以提高半导体器件的性能是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，在介质层内形成金属插塞后，有效抑制金属插塞之间出现的漏电现象。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成介质层；
在所述介质层上形成硬掩模层；
以所述硬掩模层为掩模刻蚀所述介质层，在所述介质层内形成凹槽；
在所述凹槽中形成金属层，直至所述金属层填充满所述凹槽且覆盖在硬掩模层上；
去除所述硬掩模层上方的金属层后，采用化学机械研磨工艺去除所述硬掩模层和部分金属层，使得剩余金属层的表面与所述介质层表面齐平，其中，所述化学机械研磨工艺采用的研磨浆料为碱性浆料。
可选地，所述碱性浆料的PH值为9～11。
可选地，还包括：采用化学机械研磨工艺去除所述硬掩模层和部分金属层后，在所述金属层表面形成保护层。
可选地，在所述金属层表面形成保护层的方法包括：
采用碱性清洗剂清洗所述金属层表面；在清洗步骤中，所述碱性清洗剂钝化所述金属层表面，在所述金属层表面形成保护层。
可选地，所述金属层为铜层，所述保护层为氧化亚铜层。
可选地，所述碱性清洗剂的PH值为9～11。
可选地，在化学机械研磨之后，在所述金属层表面形成保护层之前，还包括：采用酸性清洗剂清洗所述金属层表面。
可选地，所述酸性清洗剂的PH值为5～6。
可选地，所述酸性清洗剂含有柠檬酸钠。
可选地，在采用酸性清洗剂清洗所述金属表面之后，在所述金属层表面形成所述保护层之前，还包括：对所述金属层进行去离子水清洗。
可选地，所述去离子水清洗的时间为40～80秒。
可选地，在形成所述金属层之前，先在所述凹槽的侧壁和底部形成扩散阻挡层。
可选地，所述扩散阻挡层的材料为Ta或TaN。
可选地，所述硬掩模层的材料为TiN。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体衬底上的介质层内形成凹槽，并在所述凹槽以及介质层上的硬掩模层上形成金属层后，去除硬掩模层上的金属层，之后以采用碱性浆料的化学机械研磨工艺去除所述硬掩模层，以及部分金属层，直至所述凹槽内的金属层的表面与介质层表面齐平。在上述技术方案中，相比于酸性研磨浆料，采用碱性的研磨浆料可有效提高硬掩模层的去除效率，且去除所述硬掩模层后，有效降低在介质层和金属层表面的硬掩模残留颗粒的残留量，从而避免在半导体器件通电使用过程中，基于所述硬掩模层颗粒残留而造成各金属插塞之间形成电导通，继而有效抑制各金属插塞之间的漏电现象。
进一步地，去除所述硬掩模层后，在金属层表面形成保护层。上述技术方案中，在所述金属层表面形成的保护层，可有效抑制基于在先前化学机械研磨工艺，介质层表面受损，而导致的金属层表层的原子出现扩散现象，以及继而可能造成的诸如半导体器件的击穿电压（VBD）降低等缺陷，从而确保最终形成的半导体器件的性能。
进一步地，在所述金属层表面形成保护层之前，采用酸性清洗剂清洗所述金属层表面。上述技术方案可有效清除研磨金属层和硬掩模层过程中形成的研磨颗粒残留，从而避免基于上述研磨颗粒残留而造成的半导体性能缺陷。
附图说明
图1现有的一种半导体器件的结构示意图；
图2a和图2b为现有的采用化学机械研磨工艺去除硬掩模层后的，同一片晶圆上的介质层表层不同位置的电镜图；
图3至图9为本发明半导体器件的形成方法一实施例形成的半导体器件的结构示意图；
图10是采用本发明半导体器件的形成方法中，在经化学机械研磨工艺后在剩余的铜层上形成有保护层的器件，以及在经化学机械研磨工艺后未在剩余的铜层上形成有保护层的器件的电性测试图。
具体实施方式
正如背景技术中所述的，现有的金属插塞形成工艺形成的各金属插塞，在使用过程中，会出现漏电现象（metal bridge），分析其原因：
在半导体衬底的介质层的凹槽内填充满金属材料层后，去除介质层上多余的金属层的化学机械研磨工艺大多采用酸性的研磨浆料，但酸性的研磨浆料对于介质层上的硬掩模层（如TiN层）的研磨速率较低，在介质层上会残留硬掩模层颗粒。图2a和图2b为去除硬掩模层后的，同一片晶圆上的介质层表层不同位置的电镜图。其中，曲线框部分为金属互连线，其余部分为介质层。比较图2a和图2b，图2a中介质层颜色较深，其表明介质层中的TiN残留颗粒含量较少；而图2b的介质层颜色较浅，其表明介质层中的TiN残留颗粒含量较大。而在图2a显示的部分晶圆上形成的金属插塞之间会出现漏电现象（metalbridge）概率较少，而在图2b显示的部分晶圆上形成的金属插塞之间会出现漏电现象（metal bridge）概率较大。
由此可知，残留在介质层以及金属层上的硬掩模颗粒是造成金属插塞之间会出现漏电现象的原因之一。残留硬掩模层颗粒同样具有导电性，因而在向半导体器件通电后，所述残留硬掩模层颗粒导致局部的金属插塞间电导通，进而出现漏电现象（metal bridge）。尤其是随着半导体器件集成度不断增加，各元器件的距离不断减小，基于所述残留硬掩模层颗粒而导致的局部的金属插塞间的漏电现象越发严重，进而影响半导体器件的性能。
为此，本发明提供了一种半导体器件的形成方法，可有效提高硬掩模层的去除效率，避免在去除硬掩模层以及部分金属层后，在介质层表面残留过多的硬掩模颗粒残留，从而造成金属插塞间的漏电现象。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。
图3至图9为本实施例提供的半导体器件的形成方法的结构示意图。
先参考图3所示，本实施例提供的半导体器件的形成方法包括：
提供半导体衬底20，并在所述半导体衬底20上形成介质层30。
本实施例中，所述半导体衬底20包括半导体基底21，以及已经形成于半导体基底21上的一层或数层介质层22。在所述介质层22内形成有半导体元器件以及互连线层（图中未显示）等结构。
本实施例中，所述半导体基底21为硅衬底，所述介质层22的材料为氧化硅。
除本实施例外的其他实施例中，所述半导体基底21也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底；所述介质层22的材料也可为碳化硅、碳氮化硅等介电材料。常见的半导体基底、介质层均可在本发明中使用，其并不限定本发明的保护范围。此外所述半导体衬底20也可仅包括所述半导体基底，所述半导体衬底的结构并不限定本发明的保护范围。
本实施例中，所述介质层30的材料为超低介电常数材料(Ultra Low K，ULK)。
本实施例中，所述介质层30的K（介电常数）值为2.0～2.6，可选为2.55左右。
本实施例中，所述介质层30为在300℃左右条件下，以二乙氧基甲基硅烷（DEMS）和双环庚二烯（BCHD）为反应物，采用CVD（化学气相沉积）形成的含有甲基的硅氧化物。
当然，现有的超低介电常数材料(ULK)均可作为本发明中的介质层材料，其为本领域的成熟技术，在此不再赘述。
在形成所述介质层30后，在所述介质层上方形成硬掩模层33。
本实施例中，所述硬掩模层33的材料为氮化钛（TiN），其形成方法为PVD（物理气相沉积）或是CVD（化学气相沉积）。
本实施例中，在形成所述硬掩模层33之前，先在所述介质层30表面由下至上依次形成第一辅助层31和第二辅助层32。
具体地，所述第一辅助层31的材料为氧化硅，其形成工艺为采用八甲基环四硅氧烷（OMCTS）和氧气为反应物的CVD工艺形成；所述第二辅助层32的材料同样为氧化硅，形成工艺为采用正硅酸乙酯（TEOS）与氧气为反应物的CVD工艺形成。
本实施例中，所述介质层30与硬掩模层33的结合强度较弱，所述第一辅助层31和第二辅助层32有助于提高所述介质层30和硬掩模层33的连接强度。其中，本实施例中，所述介质层30内孔隙较多，致密度较差，而采用TEOS和氧气反应形成的第二辅助层32的致密度较高，单以第二辅助层32作为介质层30和硬掩模层33的中间层可提高介质层30和硬掩模层33的连接强度，但效果不明显。采用OMCTS和氧气反应形成的第一辅助层31的致密度间于第二辅助层32和介质层30之间，且第一辅助层31与第二辅助层32，以及第一辅助层31与介质层30均具有良好的连接强度，其可有效提高最终形成的介质层30、第一辅助层31、第二辅助层32以及硬掩模层33之间整体的连接强度。
需要说明的是，除本实施例外的其他实施例中，也可直接在所述介质层30上形成硬掩模层33，并不影响本发明目的实现。
参考图4所示，刻蚀所述硬掩模层33，在所述硬掩模层33内形成硬掩模图案，并以所述硬掩模层33为掩模刻蚀所述第二辅助层32、第一辅助层31和介质层30，在所述介质层30内形成凹槽34。
刻蚀所述硬掩模层33的工艺包括，先在所述硬掩模层33上形成光刻胶层，并经曝光显影工艺后，在所述光刻胶层内形成光刻胶图案，之后以所述光刻胶图案为掩模刻蚀所述硬掩模层33。上述工艺为本领域成熟工艺，在此不再赘述。
在形成所述凹槽34后，在所述凹槽34内填充满金属材料，后续用以形成金属插塞。
参考图5所示，本实施例中，在向所述凹槽34内填充金属材料之前，先在所述凹槽34的底部和侧壁，以及介质层30的表面形成扩散阻挡层35。
本实施例中，所述扩散阻挡层35的材料为钽（Ta）或氮化钽（TaN）。形成工艺可选为PVD。
接着结合参考图6所示，在所述凹槽34以及介质层30表面（也即所述扩散阻挡层35表面）形成金属层36。
本实施例中，所述金属层36的材料为铜。其形成工艺包括：先采用PVD工艺在扩散阻挡层35表面形成铜籽晶层（图中未显示），之后采用铜电镀工艺，在所述铜籽晶层的基础上继续形成铜层，致使所述铜层填充满所述凹槽34。基于所述电镀法难以控制最终形成的铜层厚度，因而最终形成的金属层36同样覆盖于所述硬掩模层33上。
除本发明外的其他实施例中，可直接采用PVD工艺形成所述金属层36，但PVD工艺形成金属层的速度过慢，且成本较高。
在形成所述金属层36后，采用平坦化工艺去除部分厚度的所述金属层36，直至所述金属层36的表面与所述介质层30的表面齐平。
本实施例中，去除部分厚度的所述金属层36的工艺包括多步化学机械研磨工艺。具体地结合参考图7和图8所示。
先参考图7所示，先进行第一化学机械研磨工艺，以去除部分厚度的所述金属层36和扩散阻挡层，直至露出所述硬掩模层33。所述第一化学机械研磨工艺采用酸性浆料，从而高效率地去除部分厚度的金属层36。所述第一化学机械研磨工艺步骤为本领域的成熟工艺，在此不再赘述。
接着参考图8所示，在露出所述硬掩模层33后，以采用碱性的浆料为研磨浆料的第二化学机械研磨工艺去除所述介质层30上方的硬掩模层33、第二辅助层32，第一辅助层31和部分厚度的金属层36，直至露出所述介质层30。
此时，所述介质层30的表面与剩余的金属层37表面齐平。
相比与现有的采用酸性的研磨浆料去除硬掩模层33的工艺，本实施例中，采用碱性的研磨浆料可有效地增加第二化学机械研磨工艺中，所述硬掩模层33（本实施例为TiN层）的去除速率，且可有效降低在所述介质层30表面残留的TiN颗粒残留。
所述碱性研磨浆料可适当地腐蚀所述硬掩模层33（本实施例中，为TiN），相比于酸性研磨浆料，碱性研磨浆料可有效提高硬掩模层33的去除效率。在具体实施过程中，需采用碱性适当的研磨浆料，若研磨浆料的碱性过小，对于所述硬掩模层33的腐蚀力度不够，影响所述第二化学机械研磨工艺去除硬掩模层33效率；若碱性过高，对于硬掩模层33的腐蚀力度过大，而无法很好控制第二化学机械研磨工艺的研磨速率，且会造成所述硬掩模层33下方的介质层30多度损伤。
本实施例中，所述碱性研磨浆料的PH值为9～11。
可选地，在去除所述介质层30上方的金属层36后，采用酸性的清洗剂清洗剩余的所述金属层37表面。
继续参考图8所示，本实施例中，在采用碱性浆料作为研磨浆料的第二化学机械研磨工艺后，在所述介质层30以及金属层37的表面会留下研磨颗粒残留38。
值得注意的是，不同于现有的金属层的化学机械研磨工艺最终会残留较多的TiN颗粒。本实施例中，所述研磨颗粒残留38为研磨过程中产生的金属螯合物、金属颗粒、少量的TiN颗粒以及研磨浆料的残留等杂质。
本实施例中，在采用碱性浆料作为研磨浆料的第二化学机械研磨工艺后，还包括采用酸性的清洗剂进行清洗。
本实施例中，采用碱性的研磨浆料去除硬掩模层，因而残留于介质层30和金属层37上的研磨颗粒残留38为碱性。相比于碱性或是中性的清洗剂，本实施例中，采用酸性的清洗剂可有效去除所述研磨颗粒残留38。
本实施例中，所述酸性清洗剂的PH值为5～6，且所述清洗剂不能与铜发生反应。具体地，可采用含有柠檬酸钠溶液作为清洗剂。
本实施例中，在以酸性的清洗剂清除所述介质层30和金属层37上的研磨颗粒残留38后，还采用去离子水清洗所述金属层37表面，避免多余的清洗剂造成金属层表面腐蚀，以提高金属层37表面的清洁度。
本实施例中，可采用去离子水持续清洗所述金属层37表面40～80秒（S）。
参考图9所示，本实施例中，在完成所述金属层37表面的清洗后，在所述金属层37的表面形成一层保护层39。
本实施例中，在采用去离子水清洗剩余的金属层表面后，通过采用碱性的清洗剂清洗金属层的表面，使所述金属层表面部分被钝化，形成所述保护层39。
本实施例中，在以碱性清洗剂清洗铜层过程中，位于表层的铜在碱性条件下会与水反应形成氧化亚铜，从而在剩余的铜层表面形成一层以氧化亚铜为材料的保护层39。
所述氧化亚铜层可有效抑制铜持续被氧化。而且，在之前的第二化学机械研磨工艺中，第二化学机械研磨的研磨浆料可能会造成介质层30的表面损伤，从而导致铜层的表面的铜原子会出现扩散现象。在本实施例中，通过在剩余的铜层37表面形成保护层39，从而有效抑制铜层表面的铜原子出现进一步扩散。
本实施例中，所述碱性清洗剂的PH值为9～11。若碱性清洗剂的PH值过低，无法及时地将所述铜层37的表面的铜氧化为氧化亚铜，若PH值过高，碱性过强，则可能会造成所述铜层37周边的介质层30被过度腐蚀而进一步损伤。
图10是采用本发明半导体器件的形成方法中，在采用第二化学机械研磨工艺后在剩余的铜层上形成保护层的半导体器件，和在采用第二化学机械研磨工艺后未在剩余的铜层上形成保护层的半导体器件的电性测试图。其中图10中，横坐标为VBD（击穿电压）数值，纵坐标为测试的个数。
线01为采用碱性研磨浆料去除介质层上方的金属层以形成金属插塞，但并没有在金属插塞上形成保护层的半导体器件的VBD测试线；
线02为采用本实施例，先采用碱性研磨浆料去除介质层上方的金属层，之后以碱性清洗剂剩余的金属层，从而在形成的金属插塞上覆盖有保护层的半导体器件的VBD测试线。
由图10可知，相比于在第二化学机械研磨工艺后，在形成的金属插塞上未形成有保护层的半导体器件，在金属插塞上形成有保护层的半导体器件的VBD数值明显得到提升。其原因在于，在之前的第二化学机械研磨工艺中，造成介质层表层损伤，从而导致铜层表面的铜出现扩散，而在所述铜层的表面形成的保护层（例如：Cu2O），可有效抑制铜层表面的原子扩散，从而提高半导体器件的VBD数值。
综上所述，采用本发明先采用碱性研磨浆料去除介质层上的硬掩模层，以及部分金属层，可以有效提高硬掩模层的去除效率，避免在去除多余的金属层后，在介质层以及金属层上残留过多的硬掩模颗粒残留并造成最终形成的半导体器件的金属插塞间的漏电现象。
更进一步地，在去除介质层上的硬掩模层之后，再采用碱性清洗剂清洗剩余的金属层表面，从而在金属层表面形成的保护层（例如：Cu2O），从而抑制铜持续被氧化，以及铜离子的扩散现象。以避免介质层在第二化学机械研磨工艺中介质层结构破坏而导致无法有效隔绝金属层，继而可以改善半导体器件VBD下降的问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体器件的形成方法，其特征在于：包括：
提供半导体衬底；
在所述半导体衬底上形成介质层；
在所述介质层上形成硬掩模层；
以所述硬掩模层为掩模刻蚀所述介质层，在所述介质层内形成凹槽；
在所述凹槽中形成金属层，直至所述金属层填充满所述凹槽且覆盖在硬掩模层上；
去除所述硬掩模层上方的金属层后，采用化学机械研磨工艺去除所述硬掩模层和部分金属层，使得剩余金属层的表面与所述介质层表面齐平，其中，所述化学机械研磨工艺采用的研磨浆料为碱性浆料。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述碱性浆料的PH值为9～11。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：采用化学机械研磨工艺去除所述硬掩模层和部分金属层后，在所述金属层表面形成保护层。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，在所述金属层表面形成保护层的方法包括：
采用碱性清洗剂清洗所述金属层表面；在清洗步骤中，所述碱性清洗剂钝化所述金属层表面，在所述金属层表面形成保护层。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述金属层为铜层，所述保护层为氧化亚铜层。
6.如权利要求4所述的半导体器件的形成方法，其特征在于，所述碱性清洗剂的PH值为9～11。
7.如权利要求3所述的半导体器件的形成方法，其特征在于，在化学机械研磨之后，在所述金属层表面形成保护层之前，还包括：采用酸性清洗剂清洗所述金属层表面。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述酸性清洗剂的PH值为5～6。
9.如权利要求7所述的半导体器件的形成方法，其特征在于，所述酸性清洗剂含有柠檬酸钠。
10.如权利要求7所述的半导体器件的形成方法，其特征在于，在采用酸性清洗剂清洗所述金属表面之后，在所述金属层表面形成所述保护层之前，还包括：对所述金属层进行去离子水清洗。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述去离子水清洗的时间为40～80秒。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述金属层之前，先在所述凹槽的侧壁和底部形成扩散阻挡层。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述扩散阻挡层的材料为Ta或TaN。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩模层的材料为TiN。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115223863A (zh) * 2021-04-21 2022-10-21 长鑫存储技术有限公司 半导体结构的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841701A (zh) * 2005-03-18 2006-10-04 联华电子股份有限公司 制作插塞的方法
US20070293049A1 (en) * 2006-06-20 2007-12-20 Gaku Minamihaba Slurry for CMP of Cu film, polishing method and method for manufacturing semiconductor device
CN102005363A (zh) * 2009-09-01 2011-04-06 中芯国际集成电路制造(上海)有限公司 延长队列时间的方法
CN102689265A (zh) * 2011-03-22 2012-09-26 中芯国际集成电路制造(上海)有限公司 化学机械抛光的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841701A (zh) * 2005-03-18 2006-10-04 联华电子股份有限公司 制作插塞的方法
US20070293049A1 (en) * 2006-06-20 2007-12-20 Gaku Minamihaba Slurry for CMP of Cu film, polishing method and method for manufacturing semiconductor device
CN102005363A (zh) * 2009-09-01 2011-04-06 中芯国际集成电路制造(上海)有限公司 延长队列时间的方法
CN102689265A (zh) * 2011-03-22 2012-09-26 中芯国际集成电路制造(上海)有限公司 化学机械抛光的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115223863A (zh) * 2021-04-21 2022-10-21 长鑫存储技术有限公司 半导体结构的制作方法
CN115223863B (zh) * 2021-04-21 2024-05-14 长鑫存储技术有限公司 半导体结构的制作方法

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