CN104810395A - 一种表面栅型静电感应晶体管 - Google Patents
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Abstract
本发明涉及一种小功率的常关型表面栅型静电感应晶体管（SIT）及制造方法。本发明的晶体管由：漏极、位于漏极之上的N+低阻单晶的衬底、位于N+低阻单晶的衬底之上的N-高阻外延层和位于N-高阻外延层内的相互并联的多个SIT单元并联而构成，其中的有源区采用短沟道设计。本发明的器件可在相应的工艺支持下使器件栅体杂质浓度高且杂质分布更加均匀，降低了栅体自身的压降，增加了栅控灵敏度，提高了器件跨导，同时栅源面积减小，降低栅源寄生电容，增大SIT工作频率。相对于现有技术，本发明的短沟道设计取得了彻底的革命性的改进。
Description
技术领域
本发明涉及一种小功率的常关型静电感应晶体管，特别是一种表面栅型静电感应晶体管。
背景技术
在专利U.S. Patent No.4326209中, Nishizawa等人提出，静电感应晶体管（SIT）是一种能够在较高频率和大功率条件下工作的场效应半导体器件。在沟道内载流子从源极越过一个由沟道静电感应的势垒注入到漏极，势垒高度可以随着施加于栅极的栅偏压和施加于漏极的漏偏压的改变而改变。影响SIT性能的关键在于可控制载流子耗尽的高阻外延层所形成的沟道。其具有的优点是电流 - 电压特性曲线在非常宽的漏电流的范围内接近线性，包括低漏电流的区域与真空三极管特性类似。其线性度高、且不饱和的电流电压特性，频率高，噪声低，热稳定性好等优点，在高保真设备中具有极大的应用价值。这类器件在YAMANAKAEIJI发明专利JP. Patent No. 59079574A中也有详细的描述。
表面栅结构的SIT以其功率小、频率高的特性而在一些领域中得到重视。在上世纪七八十年代有报道称已研制出工作频率为2.0GHz的器件，但由于其击穿电压一般在10V左右，并且跨导低，泄漏电流大，限制了其应用范围。在之后的研究中，虽然通过改变结构来弥补部分性能缺陷，但效果却微乎其微，在Sandeep Bahl等人发明专利U.S.12,959,736中有所提到。此外，还有通过改变半导体材料，如用砷化镓取代硅来制备SIT，但其性能尤其是栅的调控作用没有大的改善，这在Zaidan等人发明专利U.S.4470059中提到。
影响SIT的性能最重要的结构参数是栅条间距和沟道长度，而沟道长度直接影响栅区对器件性能调控的灵敏度。过去的工艺实践中一致认为SIT器件良好的性能需要保证有源区内沟道有足够的长度，并且采用扩散热退火推进的形式来完成，从而达到提高栅阴极电流的均匀性，保证器件各单元的工作稳定性，并且减少反向漏电流，这在李思渊等人发明的专利CN1168119C中提到。但是该发明采用的扩散高温退火推进形成的杂质浓度为高斯分布，有源区长沟道的设计使得栅体浓度变化非常大，并且栅体本身就会形成电势降落减弱外加栅压的调控，同时浓度大的降落使得有效沟道长度比实际表现的沟道长度要小得多，并且长时间的高温推进使得栅体浓度降低，这会大大减弱栅控灵敏度。此外，热扩散在硅中的推进速度十分缓慢，且各向扩散速度不同，易形成球形或椭圆等边缘为曲线的扩散结，边界处耗尽层发生弯曲，导致电场线弯曲畸变，使表面电场集中或发散，从而降低击穿电压。并且热退火推进导致有源区横向扩散严重，为防止栅源短路必须增大器件栅间距，从而增大器件尺寸，降低晶圆利用率，增加制造成本。
目前国外有几款已实现商业化的长沟道SIT，如日本SONY公司生产的2SK79 V FET，但其价格高昂并且在国内市场很难买到。此外，其性能上也有一些不足：栅源击穿电压低（BVgso=10V）,栅截止电流和漏截止电流大（Igso=200nA，Idgo=200nA），电压放大因子低（μ=30），跨导低（gm=30mS），封装面积大（8.7mm×6.0mm）等。
发明内容
本发明提供一种可克服现有技术不足，可提高器件的栅源击穿电压和电流密度，以及具有高跨导特性的小功率的常关型静电感应晶体管（SIT），以及制备方法。
本发明的一种表面栅型静电感应晶体管，由：漏极、位于漏极之上的N+低阻单晶的衬底、位于N+低阻单晶的衬底之上的N-高阻外延层和位于N-高阻外延层内的相互并联的多个SIT单元并联而构成，其中每个SIT单元包括：位于栅区上的SiO2层，各SiO2层间的源区，和P+的栅区，至少有一个SIT单元的有源区上开设有引线孔并设置有与栅区电连通的引线，本发明的有源区采用与现有技术完全相反的短沟道设计，沟道长度＜5μm，栅区掺杂浓度为5×1019cm-3~1×1020cm-3，源区掺杂浓度为1×1020 cm-3~5×1020 cm-3。
本发明的表面栅型静电感应晶体管， 单元重复周期为8~9μm，栅条长1.5μm，源条长1.5μm，栅源间距为2~3μm，外延层厚度为20~26μm。
本发明的表面栅型静电感应晶体管的制备方法是：
1）在微掺杂外延层表面生长一层SiO2作为硅表面选择性掺杂的有效掩蔽层；
2）采用栅—源同刻版，将栅条、源条及栅墙上面的氧化层刻掉并将版图上的图形转移到硅片上，打开栅区、源区、栅墙注入窗口；
3）涂胶，采用光刻胶作为掩蔽层；
4）光刻胶保留，在栅区进行硼离子掺杂，之后去胶；
5）一次退火，消除晶格损伤，实现硼杂质再分布；
6）涂胶，采用光刻胶（7）作为掩蔽层；
7）光刻胶保留，在源区进行砷离子掺杂，之后去胶；
8）采用快速退火工艺进行二次退火，消除晶格损伤，实现砷杂质再分布；
9）采用低压化学气相淀积（LPCVD）在硅片表面淀积均匀高纯度的SiO2层，为制作金属电极做准备，再对氧化层进行增密退火处理，在栅区和源区交界处的侧壁形成氧化层侧墙，防止金属进入栅-源边界；
10）光刻欧姆接触窗口，去除源区和栅墙上的氧化层；
11）金属化：在硅片表面淀积一层很薄的PtSi材料，溅射多层金属，之后在硅片表面大面积电镀导电金属薄膜（8）；
12）将有源区（源区和栅区）与栅墙之间的金属去除，实现栅区和源区的独立电极；
13）采用PECVD淀积大量复合介质钝化层（9），对硅片进行全覆盖来抑制杂志和保护芯片表面；
14）刻蚀版图上对应位置的多层复合介质，得到栅区和源区的引线孔；
15）对管芯进行第三次退火，背面减薄，背金，划片，封装。
前述的本发明表面栅型静电感应晶体管的制备方法中，步骤4与7均采用离子注入方式，且栅源窗口采用同时打开工艺。
本发明的表面栅型静电感应晶体管的制备方法中：在N+型硅切片上生长一层N-型轻掺杂高阻外延层，在这一高阻外延层上制作SIT的有源区，即位于器件上层的N+源区和P+栅区；中层为N-高阻轻掺杂外延层；下层为N+低阻重掺杂层硅衬底片以及与衬底片接触的漏电极。
本发明在有源区内采用短沟道设计，并通过相应工艺的保障，使栅体杂质浓度高且杂质分布更加均匀，降低了栅体自身的压降，增加了栅控灵敏度，同时使栅源面积减小，降低栅源寄生电容，增大SIT工作频率。由于缩短了栅条间距，进一步减小器件寄生电容，同时缩短单元周期，减小芯片面积，降低成本。在零栅压下沟道自然耗尽完全夹断，表现为常关型，非工作区较小，从而降低功率损耗。
本发明采用表面栅结构，在制备过程中将栅区、源区注入窗口同时打开，并采用离子注入形式，这些技术手段可以精确控制杂质含量和纵向注入深度，杂质分布更均匀，器件性能更加稳定且优良。在离子注入时采用光刻胶进行掩蔽，可减少工艺步骤如氧化、淀积和光刻等。之后对其进行低温退火工艺，减小晶格损伤。
本发明可由1500~2000个SIT单元并联而成，因此沟道总面积得到很大程度的提高，增大了器件电流密度。
本发明具有以下技术效果：
在有源区内采用短沟道设计，同时在相应的工艺支持下可使器件栅体杂质浓度高且杂质分布更加均匀，降低了栅体自身的压降，增加了栅控灵敏度，提高了器件跨导，同时栅源面积减小，降低栅源寄生电容，增大SIT工作频率。通过缩短了栅条间距，进一步减小器件寄生电容，同时缩短单元周期，减小芯片面积，降低成本。本发明在零栅压下沟道自然耗尽完全夹断，表现为常关型，非工作区较小，从而功率损耗得以降低。本发明的短沟道设计与现有技术的常规的设计思路相比是彻底的革命性的改进。
除结构上的改进之外，在相应的制备工艺中也进行了不同于常规工艺的改进：
（1）采用了栅源窗口同时打开工艺，达到了自对准目的。
（2）采用离子注入形式，精确控制杂质含量和纵向注入深度，杂质分布更均匀，并可在简化工艺的同时有效抑制横向扩散导致的边缘弯曲效应，提高了器件的栅源击穿以及跨导等特性，使器件性能更加稳定且优良。
（3）在掺杂时采用光刻胶进行掩蔽，减少了工艺步骤如氧化、淀积和光刻等，加快芯片制作速度，降低制造成本。
（4）离子注入后采用低温退火工艺形成栅极，快速热处理退火方式形成浅结源极，并对栅区、源区做了增密退火工艺处理，在激活杂质修复缺陷的同时减小横向扩散，形成高浓度、浅结深的源区，有效抑制了横向扩散导致的边缘弯曲效应，提高了栅源击穿以及跨导等特性，改善器件的栅控能力，增加器件的灵敏度，减小泄漏电流，提高器件成品率。
附图说明
附图给出了本发明的一个实施例的示意图，其中：
图1为本发明所制成的管芯的剖面示意图；
图2（a）至图2（k）为在本发明的实施例中所制备的器件在各处理阶段的结构剖面示意图，其中，图2（a）为一次氧化，图2（b）为第一次光刻（GS），图2（c）为第二次光刻（G），图2（d）为硼离子注入及第一次退火，图2（e）为第三次光刻（S），图2（f）为砷离子注入及第二次退火，图2（g）为LPCVD，图2（h）为第四次光刻（GS通孔），图2（i）为金属化，图2（j）为第五次光刻（反刻金），图2（k）为淀积复合介质钝化层；
图3为本发明的实施例封装后外部结构示意图；
图4（a）至图4（c）为本发明的部分特性测试示意图，其中，图4（a）为本发明的小电流输出特性，图4（b）为本发明的栅-源击穿特性，图4（c）为本发明的跨导特性；
在附图中，相同的标号代表相同的部件，各标记含义如下：
图中，（1）为N+低阻单晶的衬底，（2）为N+高阻外延层，（3）为源区，（4）为离子注入形成的栅区，（5）为漏极，（6）为SiO2层，（7）为光刻胶，（8）为金属层，（9）为复合介质钝化层。
具体实施方式
以下对本发明做详细解释。
本发明工艺与传统平面CMOS工艺兼容，整个制造工艺流程如下：
硅片清洗——热氧化——一次光刻（栅区、源区、栅墙窗口）——二次光刻（栅区、栅墙）——注硼——一次退火——三次光刻——注砷——二次退火（RTP）——LPCVD氧化——增密退火——四次光刻（欧姆接触窗口）——金属化——反刻金——淀积复合介质——五次光刻（引线孔）——三次退火——背面减薄——背面金属化——划片——封装。
本发明可由1500~2000个SIT单元并联而成，器件电流密度得到很大程度的提高。
以下是本发明的一个实施例，以下结合附图和实施例说明。
本实施例是采用N+型低阻单晶硅切片作为衬底材料，在该衬底片上生长一层厚度为25μm，掺杂浓度为 cm-3的微掺杂高阻外延层，在这一高阻外延层上制作SIT的有源区。
具体制作工艺如下：
1）在微掺杂外延层（1）表面生长一层SiO2（6）作为硅表面选择性掺杂的有效掩蔽层；
2）采用栅—源同刻版，将栅条、源条及栅墙上面的氧化层刻掉并将版图上的图形转移到硅片上，打开栅区、源区、栅墙注入窗口；
3）涂胶，采用光刻胶（7）作为掩蔽层，光刻栅区、栅墙注入窗口，源区的光刻胶不曝光，作为硼离子注入时的掩蔽层；
4）光刻胶保留，采用离子注入的方式进行栅区硼离子掺杂，之后去胶；
5）一次退火，消除晶格损伤，实现硼杂质再分布；
6）涂胶，采用光刻胶（7）作为掩蔽层，光刻源区注入窗口，栅区、栅墙上的光刻胶不曝光，作为砷离子注入时的掩蔽层；
7）光刻胶保留，采用离子注入的方式对源区进行砷离子掺杂，之后去胶；
8）采用快速退火工艺（RTP）进行二次退火，消除晶格损伤，实现砷杂质再分布；
9）采用低压化学气相淀积（LPCVD）在硅片表面淀积均匀高纯度的SiO2层，为制作金属电极做准备，再对氧化层进行增密退火处理，在栅区和源区交界处的侧壁形成氧化层侧墙，防止金属进入栅-源边界；
10）光刻欧姆接触窗口，去除源区和栅墙上的氧化层；
11）金属化：在硅片表面淀积一层很薄的PtSi材料，溅射多层金属，之后在硅片表面大面积电镀导电金属薄膜（8）；
12）将有源区（源区和栅区）与栅墙之间的金属去除，实现栅区和源区的独立电极；
13）采用PECVD淀积大量复合介质钝化层（9），对硅片进行全覆盖来抑制杂志和保护芯片表面；
14）刻蚀版图上对应位置的多层复合介质，得到栅区和源区的引线孔。
之后，对管芯进行第三次退火，背面减薄，背金，划片，封装。本发明采用结构简单、成本低廉、可靠性高的TO-251封装工艺。封装后器件的外部结构、电极顺序及其参数如图3所示。
本发明实施例制备的器件，其沟道长度＜5μm，栅区掺杂浓度为5×1019cm-3~1×1020cm-3，源区掺杂浓度为1×1020 cm-3~5×1020 cm-3。
由本发明所给出的实施例与2SK79的电性能测试结果（25℃）对比如下：
通过以上实施例可见，本发明适合应用于小功率音频或射频领域，栅源击穿、泄漏电流、通态压降、电压放大因子和跨导等特性优良，性能指标已步入国际先进行列。此外，本发明采用表面栅结构，管芯有源区面积小于2×2mm2，工艺流程简单易行，适于批量生产，成本更低。
Claims (5)
1.一种表面栅型静电感应晶体管，由：漏极、位于漏极之上的N+低阻单晶的衬底、位于N+低阻单晶的衬底之上的N-高阻外延层和位于N-高阻外延层内的相互并联的多个SIT单元并联而构成，其中每个SIT单元包括：位于栅区上的SiO2层，各SiO2层间的源区，和P+的栅区，至少有一个SIT单元的有源区上开设有引线孔并设置有与栅区电连通的引线，其特征在于有源区采用短沟道设计，沟道长度＜5μm，栅区掺杂浓度为5×1019cm-3~1×1020 cm-3，源区掺杂浓度为1×1020 cm-3~5×1020 cm-3。
2.根据权利要求1所述表面栅型静电感应晶体管，其特征在于单元重复周期为8~9μm，栅条长1.5μm，源条长1.5μm，栅源间距为2~3μm，外延层厚度为20~26μm。
3.权利要求1或2所述的表面栅型静电感应晶体管的制备方法，其特征在于：
1）在微掺杂外延层表面生长一层SiO2作为硅表面选择性掺杂的有效掩蔽层；
2）采用栅—源同刻版，将栅条、源条及栅墙上面的氧化层刻掉并将版图上的图形转移到硅片上，打开栅区、源区、栅墙注入窗口；
3）涂胶，采用光刻胶作为掩蔽层；
4）光刻胶保留，在栅区进行硼离子掺杂，之后去胶；
5）一次退火，消除晶格损伤，实现硼杂质再分布；
6）涂胶，采用光刻胶（7）作为掩蔽层；
7）光刻胶保留，在源区进行砷离子掺杂，之后去胶；
8）采用快速退火工艺进行二次退火，消除晶格损伤，实现砷杂质再分布；
9）采用低压化学气相淀积（LPCVD）在硅片表面淀积均匀高纯度的SiO2层，为制作金属电极做准备，再对氧化层进行增密退火处理，在栅区和源区交界处的侧壁形成氧化层侧墙，防止金属进入栅-源边界；
10）光刻欧姆接触窗口，去除源区和栅墙上的氧化层；
11）金属化：在硅片表面淀积一层很薄的PtSi材料，溅射多层金属，之后在硅片表面大面积电镀导电金属薄膜（8）；
12）将有源区（源区和栅区）与栅墙之间的金属去除，实现栅区和源区的独立电极；
13）采用PECVD淀积大量复合介质钝化层（9），对硅片进行全覆盖来抑制杂志和保护芯片表面；
14）刻蚀版图上对应位置的多层复合介质，得到栅区和源区的引线孔；
15）对管芯进行第三次退火，背面减薄，背金，划片，封装。
4.根据权利要求3所述的表面栅型静电感应晶体管的制备方法，其特征在于其中的步骤4与7采用离子注入方式，且栅源窗口采用同时打开工艺。
5.根据权利要求4所述的表面栅型静电感应晶体管的制备方法，其特征在于：在N+型硅切片上生长一层N-型轻掺杂高阻外延层，在这一高阻外延层上制作SIT的有源区，即位于器件上层的N+源区和P+栅区；中层为N-高阻轻掺杂外延层；下层为N+低阻重掺杂层硅衬底片以及与衬底片接触的漏电极。
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