CN104756189A - 用于多层电路的互连结构 - Google Patents

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Abstract

一种计算机可读存储器包括电路层、堆叠在电路层上以形成存储器箱的多层存储器，存储器箱包括与电路层和四个侧表面相配合的底表面，以及设置在所述存储器箱的第一侧面上的第一开关交叉杆阵列。多个通孔将电路层连接至第一开关交叉杆层。第一开关交叉杆阵列从多个通孔接收信号并将多层存储器中的交叉杆选择性地连接至电路层。还提供了一种用于对多层存储器进行寻址的方法。

Description

用于多层电路的互连结构
背景技术
在过去几十年中，半导体工业已经通过缩小电路内电子元件的尺寸根本上提高了集成电路的性能和密度。然而，许多壁垒越来越明显，这增加了进一步减小这些元件的尺寸的难度。一种用于提高集成电路性能和面密度的潜在方案是创建包含多层互连的电路的三维电路。
附图说明
附图示出本文描述的原理的各个示例并且是说明书的一部分。示出的示例仅仅是示例，并且不限制权利要求的范围。
图1A-1C是根据本文描述的原理的一个示例的示意性交叉杆电路图。
图2A-2B根据本文描述的原理的一个示例对4D和6D寻址方案的结构进行比较。
图3A-3D根据本文描述的原理的一个示例描述6D寻址结构的各个方面。
图4是根据本文描述的原理的一个示例的6D寻址结构的三维图。
图5A-5B根据本文描述的原理的一个示例示出存储器的三维块周围的通孔翼(wing)的包装。
图6是根据本文描述的原理的一个示例使用6D寻址结构对存储器进行寻址的方法的流程图。
在整个附图中，相同的附图标记指示类似但不一定相同的元件。
具体实施方式
一种用于提高集成电路性能和面密度的方案是创建包含多层互连的电路的三维电路。然而，由于元件数目大大增加并且表面积减小，因此在这些三维电路内对元件进行寻址可能是具有挑战性的。例如，三维电路可以包含由CMOS寻址电路的下层进行寻址的多层忆阻交叉杆。由于三维电路中的忆阻器的密度，因此提供必需的寻址电路和对与3D忆阻器电路的尺寸相当的封装(footprint)中的忆阻器进行寻址所必需的互连通孔变得具有挑战性。进一步，随着三维电路中器件/层的数目的增加，寻址通孔/线的数目也增加。三维电路中通孔的存在减少了可用于交叉点器件的面积。
以下描述的原理涉及可以显著增加可以用给定数目的寻址电路和通孔进行寻址的忆阻器器件的数目的多维寻址方案。这导致了具有更高容量和更小封装的存储器电路。在一个实施方式中，六维(6D)寻址方案被描述为使用CMOS层级的多路复用器，并且包含类晶体管寻址器件的级，以寻址三维电路中的存储器元件。在一些示例中，类晶体管寻址器件是位于多层存储器电路的侧面中或上的交叉杆阵列。这些新的访问阵列可以包括可被放置在交叉杆存储器层上的任意可控开关，诸如薄膜晶体管、热效应晶体管、负微分电阻(NDR)器件、基于忆阻器的模拟开关或其中可使用控制线来控制两个其他导线之间的电导率的任意器件或电路。
在使用固定量的CMOS资源时，与4D寻址相比，此6D寻址方案可以对更多位(bit)进行寻址。例如，使用240个CMOS/通孔单元，4D寻址方案可以对大约13Mb(604位)进行寻址，而6D寻址可以对729Mb(306位)进行寻址。对于要访问的固定数目的位B，6D寻址比4D寻址(V＝2B1/2)需要更少的通孔(V＝4B1/3)。该增加的布线效率使得创建更小的多层电路成为可能。6D寻址方案另外具有减小CMOS电路所驱动的电容的优点。第三个优点是寻址空间中不存在“空位(hole)”，意味着对于一些实施方式，在地址和物理存储器单元之间一一对应。
在以下描述中，为了解释，阐明了许多具体细节以便透彻理解本系统和方法。然而，对于本领域技术人员显而易见的是，可在没有这些具体细节的情况下实践本装置、系统和方法。在说明书中对“示例”或类似语言的引用意思是结合示例描述的特定特征、结构或特性被包括在至少该一个示例中，而在其他示例中不一定包括。
图1是示意性交叉杆电路(100)的图。根据一个示意性示例，交叉杆电路(100)包括被交叉杆的北/南阵列(108)相交的交叉杆的东/西阵列(106)。交叉杆中的每一个连接至通孔(102)。交叉杆可以是纳米线、微米线或更大的线。为了方便起见，东/西交叉杆(106)被称作行交叉杆，并且北/南交叉杆(108)被称作列交叉杆。在行交叉杆和列交叉杆之间的每个交点处，可编程交叉点器件被夹在两个相交的交叉杆之间。例如，在行交叉杆(104)与列交叉杆(114)相交时，可编程交叉点器件(110)被夹在行交叉杆(104)和列交叉杆(114)之间。虽然行交叉杆(106)和列交叉杆(108)被图示为垂直相交，但是行交叉杆(106)和列交叉杆(108)可以以任意非零角相交。说到两个交叉杆相交，意思是在从上看时它们交叉(不是它们互相贯通)，并且在它们最靠近的点处足够近，以使用可编程交叉点器件(110)作为“肉”且使用两个交叉的交叉杆(104、114)作为上面和下面的“小圆面包”来形成三明治。
为了写入可编程交叉点器件(110)，交叉杆(104、114)之间存在电压差或其他电刺激。所有其他交叉杆被置于中间电压处。在交叉杆(104、114)之间的交点处，电压足以改变被称作“选中的器件”的可编程交叉点器件(110)的状态。因为一个通孔处于中间电压，因此附接至交叉杆(104、114)中的任一个的剩余交叉点器件(115-120)只遇到全部施加电压降的一部分。只遇到施加电压的一部分的交叉点器件，因为它们只被附接至一个激活的通孔/交叉杆，所以被称作“半选中的”。半选中的交叉点器件(115-120)的状态不改变，因为它们没有遇到完全写入电压。图1A中的未标记的交叉点器件是未选中的器件。未选中的器件既不连接至选中的行交叉杆也不连接至选中的列交叉杆。
为了读取给定的可编程交叉点器件(110)，可使用许多技术。根据一个示意性示例，读取电压被施加至两个相交的交叉杆(104、114)。读取电压充分低于写入电压，使得在读取操作期间可编程交叉点器件的状态不存在显著的改变。通过施加读取电压以及测量流过在交叉杆(104、114)之间的交点处的可编程交叉点器件(110)的电流量，可确定可编程交叉点器件(110)的状态。
在一个示例中，包含在交叉杆电路(100)中的可编程交叉点器件(110)可以是忆阻器存储器单元。不像闪存，忆阻存储器单元不包含场效应晶体管(FET)，并且这提供了建立具有多个层的忆阻交叉杆存储器的可能性，因此通过在Z方向或垂直方向上堆叠而不是通过越来越难做到的减少存储器单元的横向尺寸来增加存储器密度。
图1B是示意性交叉杆层(125)的图，交叉杆层(125)具有两组P个纳米线交叉杆，两组P个纳米线交叉杆在P2个交叉点相交。可编程交叉点器件(110，图1A)被放置在交叉杆之间的每个交点处。图1C是示意性交叉杆堆叠(130)的图，交叉杆堆叠(130)形成在下面的CMOS层(132)上以创建计算机可读存储器(131)。交叉杆堆叠(130)包括Q个交叉杆层(125)。如下面所讨论，此交叉杆堆叠(130)可以包含多种互连结构，包括互连结构使得每个可编程交叉点器件(110，图1A)被唯一寻址并且连续的地址空间内的每个地址访问可编程交叉点器件(110，图1A)。在一个示例中，交叉杆堆叠(130)具有P个层(Q＝P)和P3个交叉点器件，每层具有2P2个交叉杆。这是P×P×P交叉杆堆叠。在其他示例中，交叉杆堆叠(130)可以包含更多或更少的层，并且地址和交叉点器件或连续的地址空间之间不具有一一对应。多个通孔从CMOS向上延伸入交叉杆层。通孔提供CMOS和交叉杆层之间的电连接。
在其他实施方式中，交叉杆阵列可以不是正方形并且交叉杆堆叠可以不是立方体的。例如，交叉杆阵列可以是长方形(P1×P2)。与交叉杆阵列中的行/列的数目相比，交叉杆堆叠可具有更多或更少的层(P1×P2×M)。因此，最普遍地，交叉杆堆叠被限定为具有维度(Q×R×S)的箱，其中Q是每个阵列的交叉杆行的数目，R是每个阵列中交叉杆列的数目，并且S是堆叠阵列的总数目。该交叉杆箱的特定的实例是Q、R和S全部相等的立方体。交叉杆立方体可以具有包括更有效的布线和寻址方案的许多优点。
然而，在实现多层忆阻存储器的这个目的中，存在要克服的许多挑战。通孔与忆阻器的比率必须保持为低；否则，会失去多层电路的密度优点。一种减小通孔与忆阻器的比率的方法是使用非常大的交叉杆阵列(连接至许多忆阻器的非常长的交叉杆)。但是使用大的交叉杆阵列引发电子工程问题，诸如在写入操作中通过半选中的器件的泄露、在读取操作中隔离目标器件的困难以及要驱动的大电容性负载。如果随着存储器层数目增加需要另外的通孔，则这恶化了描述的问题并限制可能使用的存储器层的数目。
以下的表描述了可以使用由CMOS部件(在此示例中240个CMOS部件)驱动的固定数目的通孔来寻址的交叉点器件的数目。
维度 结构 通孔数 寻址的器件
2D 120×120 240＝2×120 14,400
3D 80×80×80 320＝4×80 512,000
4D 60×60×60×60 7200＝2×602 12,960,000
6D 308 3600＝4×302 729,000,000
表1
从表1可以看出，本文描述的创建6D寻址结构的原理提供了明显更高的寻址性能。如下所述，6D寻址结构包含上忆阻器层。通过将有源器件放在上层中，寻址更大数目的交叉点器件需要更少的通孔和少的CMOS器件。
图2A-2B示出在上层中缺少有源寻址器件的4D结构和在上层中包括有源寻址器件的6D结构的比较。在图2A中，针对总共4k条寻址线，k条输入线被连接至四个多路复用器/多路分配器(为方便起见，此后称作“多路复用器”)。二进制地址在4k条寻址线上传输至多路分配器以将地址解码。在以下的描述中，多路分配器中的每一个连接至n条输出线。变量n指的是来自多路复用器的输出线的数目，不是指阵列中行交叉杆或列交叉杆的数目。
使用供给在k条线中的每一条上的二进制地址，多路分配器中的每一个选择n条输出线中的一条。因此，4k地址的输入导致选择离开多路分配器的4n条线中的四条。用于二进制地址的k和n的关系是k＝log2n。这4n条线连接至选择从向上传入多层电路的2n2个通孔出来的两条线的CMOS电路。这2n2个通孔物理地对阵列中的单个忆阻器进行寻址。如上所讨论，可以被寻址的位数是n4。
图2B示出用于6D寻址的实施方式。在本示例中，存在8k条输入线，这是(对于固定的k)图2A中示出的用于4D寻址方案的输入线数目的两倍。来自多路复用器的8k条输出线连接至CMOS电路。基于接收的k位地址，多路复用器中的每一个选择n条输出线中的一条。这些线中的两条连接至激活n2个通孔中的一个的每个CMOS单元。4n2个通孔不直接连接至交叉点存储器器件。相反，4n2个通孔连接至电路的上层中的中间寻址单元。这些中间寻址单元中的每一个连接至并选择性地激活n4个交叉杆。例如，中间寻址单元可以是位于存储器堆叠的侧面上的薄膜晶体管(TFT)交叉杆阵列。中间寻址单元选择2n4个交叉杆中的一对来对多层存储器中的n6个交叉点器件中的一个进行寻址。
图2B中示出的多路复用器被绘制有在写入操作期间适用于多路分解的方向箭头。然而，存储器器件既执行读取操作，又执行写入操作。TFT阵列、CMOS晶体管交叉杆和多路复用器包括双向开关。使用这些开关，在读取操作中，CMOS层中的电压源被路由至上层的一层中的选中的行，并且选中的列被向下路由到CMOS层中的检测放大器；并且因此可以评估这两条导线的交点处的忆阻器的电阻状态。在写入操作中，选中的行和选中的列都由CMOS层中的电压源驱动。因此，在它们的实施方式中，多路复用器、CMOS晶体管和TFT交叉杆都使用双向的模拟开关。
在6D寻址(图2B)的框图中，实际存在用于多层存储器(“存储器立方体”)中的存储位的位置(即，地址)的四个不同的表征。这些不同的地址表征是：
·Rep A(n4位一元的)。两个n4位矢量，其中每个矢量中恰好一位是ON。
·Rep B(n2位一元的)。四个n2位矢量，其中每个矢量中恰好一位是ON。
·Rep C(n位一元的)。八个n位矢量，其中每个矢量中恰好一位是ON。
·Rep D(二进制的)。具有1和0的任意组合的八个k位矢量，其中k＝log2n。
Rep A是要求访问交叉杆中的位的表征。例如，在将位写入交叉杆中时，行导线和列导线中的大部分被保持为接地(OFF)，而选中的行被通电为特定电压(例如：+V)并且选中的列被驱动为-V。这两条具有非零电压的导线为ON。存储器立方体具有n4条行导线，并且还具有n4条列导线。因此，每个n4位矢量表示存储器立方体(全部行导线或全部列导线)中一组n4条平行导线上的电压。这些矢量中的每个位表示单条行导线或列导线上的电压：0表示为OFF(接地或未激活)的导线，并且1表示为ON(被驱动为非零电压，并且用于确定哪个位要被写入)的导线。
Rep D表征为二进制地址。二进制地址是以外部源向存储器供给地址所要用的形式。在接收8k位地址之后，其可以被分为k位个子字。凭借两个中间地址表征(也就是Rep B和Rep C)，图2B中示出的结构将Rep D地址表征转换为Rep A地址表征。更详细地，操作的顺序如下。
·Rep D是目标忆阻器的传统二进制地址，传统二进制地址是存储器系统使用的外部接口。外部源供给该二进制地址。
·在图2B底部处的八个多路复用器/多路分配器电路从二进制地址(Rep D输入)转换为n位一元地址(Rep C输出)。
·在底部交叉杆级，晶体管交叉杆将一对n位一元地址(Rep C输入)转换为n2位一元地址(Rep B输出)。
·在中间交叉杆级中，TFT交叉杆将一对n2位一元地址(Rep B输入)转换为n4位一元地址(Rep A输出)。
·在顶部级，两个Rep A地址被用于访问存储器立方体中的位(例如诸如忆阻器的电阻式存储器元件)。为了写入位，两个矢量中的ON位指示哪个行交叉杆和列交叉杆要被选中。行交叉杆和列交叉杆的选择控制哪个位具有跨过其的写入阈值电压。为了读取位，选中的行交叉杆具有驱动在其上的小电压，并且选中的列交叉杆变成为检测放大器通过其电链接至正读取的位的路径的一部分。检测放大器确定选中的位的电阻状态。
图3A-3D描述在选择连接至多层存储器电路的通孔/布线时的多路复用器和CMOS交叉杆阵列的操作。如图3A所示，包含两组n个输入信号的CMOS交叉杆阵列(300)可以控制或访问n2个目标位置。这些目标位置可以或者包含感兴趣的项目(例如，忆阻器)，或者可以是由布线传送至整个系统的后面级的中间信号。在4D寻址(图2A)的情况下，该结构包括两个级。在第一级中，CMOS层中存在两个基于晶体管的交叉杆，每一个基于晶体管的交叉杆具有一对n位输入矢量和n2位输出矢量。图3B的简化图示出具有2n个输入的CMOS交叉杆(315)，其中n＝4。CMOS交叉杆(315)包括在每个交叉杆交点处的晶体管(325)。晶体管可以被选择性地激活以连接至通孔(330)。每个CMOS交叉杆控制n2个通孔输出。图3C示出在CMOS交叉杆阵列(315)中选择一个CMOS器件(320)的两个多路复用器(305、310)。左边的y多路复用器(310)具有选中的线4，并且顶部的x多路分配器(305)具有选中的线2。在这两条线的交点处的CMOS器件(320)被激活。
图3D示出该底部级的透视图，左边和顶部具有多路复用器(305、310)，并且CMOS晶体管交叉杆(315)在中间。如上所讨论，CMOS晶体管交叉杆(315)包括在每个交点处具有晶体管(325)的相交交叉杆。通孔(330)连接至CMOS晶体管(325)中的每一个，以将由CMOS器件产生/切换的信号输入覆盖CMOS电路的多层交叉点电路中。在该示例中，Y解码器(310)已经接收指示选择最接近于附图底部的Y交叉杆(345)的地址。X解码器(305)接收指示选择X交叉杆(350)的地址。选中的通孔(320)在选中的交叉杆(345、350)的交点处。
在图2A中存在两个CMOS交叉杆，每个具有n2个输出。这些2n2个输出信号通过2n2个通孔传送至忆阻器层级。然后，两个n2位矢量变为对第二级的输入，其为拓扑地包含(至多)作为目标位的n4个忆阻器的n2×n2交叉杆。
为了形成图2B中示出的6D寻址结构的一个实施方式，图3C中示出的多路分配器和晶体管交叉杆阵列被作为底部级使用。底部级是CMOS层中的具有两个n位输入和n2位输出的基于晶体管的交叉杆。然而，从4D设计中的两个到6D设计中的四个，这些晶体管交叉杆的数目被加倍。因此，在6D寻址中，存在4n2个将输出信号从底部级传输至上部级的通孔。
中间级被添加至6D设计。中间级是与底部级基于晶体管的交叉杆操作类似的交叉杆阵列，而该交叉杆阵列可以在存储器系统的上层级上实现。在本公开中，薄膜晶体管(TFT)被用于此目的。但是可替代地，这种开关可以存在其他形式，由执行这种功能的忆阻器或NDR器件建立。中间级接收2n2个输入并选择n4个输出中的两个。
6D设计中的顶部级为具有来自中间级的2n2个输入的多层忆阻性交叉杆，用于寻址其包含的n6个交叉点器件。在图2B示出的电路的连续级中，以不同的形式表示目标位的地址。紧凑的二进制地址被用作初始输入，但是稀疏的一元表征被用作交叉杆的每一个的输入。例如，在j位一元表征中，j位中只有一个是一；其他的全部为零。
图4示出具有6D寻址结构的存储器器件的中间级和上部级的一个实施方式。来自两个CMOS交叉杆阵列中的每一个的通孔(330)向上延伸以对形成在多层交叉点存储器(130)的侧面上的两个薄膜晶体管(TFT)阵列(340)进行寻址。通过通孔(330)传输的信号选择TFT阵列(340)的每一个中的两个相交的交叉杆。TFT阵列(340)连接至多层存储器(130)中的交叉杆(335)中的每一个。例如，X TFT交叉杆阵列(340-1)连接至平行于X轴的穿过多层存储器(130)的行交叉杆(335-1)。Y TFT交叉杆阵列(340-2)连接至平行于Y轴的穿过多层存储器(130)的列交叉杆(335-2)。为了访问多层存储器(130)中的具体的存储器元件，TFT交叉杆选择合适的交叉杆和合适的相交的Y交叉杆。在X交叉杆和Y交叉杆之间的交点处的存储器器件是选中存储器器件。然后，该选中的存储器器件可以被编程或读取。通过输入二进制地址、多路分解该地址以及将其输入至CMOS阵列来选择通孔，然后使用连接至该通孔的TFT来选择交叉杆，多层存储器电路中的每个交叉点器件可以被唯一地选择。
对于交叉杆阵列的具体的实施方式，6D寻址的布线几何图形的几个原理如下：
·在底部CMOS层上方，存在n2×n2个忆阻交叉杆的n2个堆叠层。因此，该存储器堆叠包含n6个忆阻器。它的几何图形为n2×n2×n2的立方体。从该立方体的四个侧面的每一个，存在交叉杆导线可通达的n2×n2阵列。
·中间级交叉杆(由TFT建立)中的两个被附接至存储器立方体的两个侧面。这在图4中被示出。这两个中间交叉杆的输出将相互垂直。一个TFT交叉杆的n4个输出会驱动存储器堆叠中的行导线(其平行于X轴)。另一TFT交叉杆的n4个输出会驱动存储器堆叠中的列导线(其平行于Y轴)。
·每个TFT交叉杆需要两组n2个输入。作为四个底部级交叉杆的输出，这些信号从CMOS层到达通孔。如图4中所示，这些信号被布线使得这些信号到达像一排栅栏柱一样的直线中的通孔。标记X和Y的通孔的“栅栏列”继续直上到其各自的TFT交叉杆内。标记Z1和Z2的其他两个栅栏列具有向上走并且然后做出90度大幅转弯的通孔，以连接至其TFT交叉杆。
因此，布线方案是一个TFT交叉杆控制存储器立方体中的行(平行于X轴的导线)。此TFT交叉杆被称作行选择器TFT交叉杆。另一TFT交叉杆控制存储器立方体中的列(平行于Y轴的导线)。此TFT交叉杆被称作列选择器TFT交叉杆。因此，如图4中所示，每条行导线具有两部分地址(y，z2)。同样，每条列导线具有两部分地址(x，z1)。在该示例中，z1＝z2，使得通过行选择器TFT交叉杆选中的行和通过列选择器TFT交叉杆选中的列处于存储器立方体的相同层级上。
因此，使用这个布线方案，z1和z2地址是冗余的。为了访问物理存储位，标记z1的地址的部分必须等于标记z2的地址的部分。即使存在n8个可能的地址，在存储器立方体中也只存在n6个物理忆阻器。因此，将其称作6D寻址方案比8D寻址方案更合适。该方案还产生了简化的布线几何图形，其中许多导线为直线。每个交叉杆层中的每个忆阻器具有明确限定(x，y，z)的地址。坐标x和y不受约束，但是相同的z地址必须转到TFT交叉杆的z1和z2输入。图3A-3D和图4中示出的实施方式仅为一个示例。可使用多种其他配置。例如，冗余地址组中的一个(z1或z2)可以连接至两个TFT交叉杆阵列，并且其他冗余地址组可以被消除。
图2B、3A、3B、3C和4中示出的拓扑可以被简单且有效地嵌入3D空间。图5A和5B示出用于将拓扑嵌入3D空间的一个配置。暂且不考虑系统的底部CMOS层级，该存储器系统包括：
·n2×n2×n2多层存储器立方体，以及
·包含两个TFT交叉杆及其关联的通孔的两个薄“翼”，每个薄“翼”具有维度2n2×n2×1。
图5A中的俯视图示出系统的封装，其中翼(360)从多层存储器立方体(130)的侧面上的TFT交叉杆(340)延伸。这使得该形状有些不适合封装。然而，在图5B中所示，翼(360)可以绕着立方体折叠，使得整个结构具有覆盖(n2+2)×(n2+2)的面积的正方形封装。
回到CMOS层级电路(四个n×n晶体管交叉杆及其关联的复用和分配电路)，上面描述的“折叠翼”布线几何图形沿着存储器立方体的四个侧面中的每一个将4n2个通孔的位置固定为n2个通孔的四个直线“栅栏行”。这些4n2个信号是四个n×n晶体管交叉杆的输出。
假定(1)CMOS中和存储器立方体中的忆阻交叉杆中的导线节距相同，并且(2)n≥8，则这些四个n×n个晶体管交叉杆(面积4n2)应当安装在存储器立方体的n2×n2封装(面积n4)的下方。对于n＝8，四个晶体管交叉杆会消耗存储器立方体下方面积的1/16。因此，对于n的实际值的宽范围和可比较的CMOS/通孔/交叉杆节距，CMOS电路可以安装在存储器立方体封装的下面。
然而，存储器系统需要的一些结构可能需要大量的面积，诸如检测放大器和驱动器电路。如果情况是这些电路所需的面积大于存储器立方体下面的剩余面积，则一种处理的方法是在几个存储器立方体之间共享检测放大器或其他电路。这允许这些大电路的面积跨过几个存储器立方体而“被分摊(amortized)”。四个晶体管交叉杆中的访问器件不可以以这种方式共享，而电路的仔细检查透露哪些子电路能共享，而哪些不能。
在上面的示例中，6D寻址方案已经以其最大(n6)容量呈现。但是如果少于n2层被使用，其也运行。在这种情况下，TFT交叉杆会是长方形的，不是正方形的。对于大于一的任意层数，6D寻址方案比4D寻址有优点。使用例如具有64层或32或16或8或4或2层的64×64个忆阻交叉杆建立6D寻址存储器系统是优选可行的。如果仅存在一层，6D寻址不提供优点。随着层数的增加，使用6D寻址的好处也增加。
如以下讨论，6D寻址方案提供一些强大优点。在该讨论中，可以作出以下假定。存储器系统一般使用2的指数的尺寸。相应地，以下分析被限制于这些尺寸中。进一步，假定存储器堆叠具有维度H×W×W。对于全6D寻址，H＝W；对于部分6D寻址和4D寻址，H和W独立。高度H和宽度W被假定为2的指数。因此，存储器堆叠由H层组成，并具有正方形W×W封装。每个层为W×W忆阻性交叉杆。交叉杆的单个分片(包含一个忆阻器)被用作面积单元，并且还被用作体积单元。分片被假定为包含1位。进一步，假定通孔导线和CMOS导线的导线节距相同。通孔被假定为一直向上，并穿过所有层。因此通孔占据1个面积单元，而且占据H个体积单元(其中H个位可以另外被存储)。这些假定仅作为示例给出，并且不限制原理或权利要求。
将全6D寻址结构与4D寻址结构相比较的变量是：
·输入八个多路复用器(图2B的底部)的二进制地址的每一个中的位数k，八个多路复用器因此每个具有2k个输出；
·n×n晶体管交叉杆的每一个中使用的导线数n＝2k；
·从CMOS层至上部忆阻器层的通孔数V；
·可以被存储器系统访问的位数B；
·存储器系统的封装(不算通孔)的面积A；以及
·测量通孔所花费面积相对于忆阻器所花费面积的比率V/A。通过限定，一些正确的关系如下。
·位数B＝H×W×W。
·存储器堆叠的封装的面积是A＝W×W。
·从上面两个等式，结果得出A＝B/H。
对于给定存储器尺寸，6D寻址结构减少了所需的通孔数。寻址B位所需的通孔数V是：
·对于4D寻址，V＝2B1/2；并且
·对于6D寻址，V＝4B1/3。
例如，为了访问B＝224位，4D访问需要V＝213＝8192个通孔，然而6D寻址需要V＝210＝1024个通孔。通孔数的减少导致布线效率比V/A的增加。于是，增加的布线效率引起进一步的优点。
6D寻址结构允许使用更小的交叉杆并具有与期望的一样多的堆叠层。然而，在4D寻址中，添加层迫使交叉杆变大。表2总结了这个关系。
表2.用于4D和6D寻址的可行交叉杆尺寸。
使用小交叉杆同时在存储器堆叠中仍旧具有许多层的能力是非常有价值的。与小交叉杆(诸如64×64)关联的电气工程特点比与大交叉杆(诸如512×512)关联的那些特点更容易起作用。此外，具有许多层的交叉杆增加了每单位面积的位密度。使用6D寻址，小交叉杆和许多层可以同时实现。
此外，在地址空间中，6D寻址不具有空位。因为用于寻址的存储器立方体具有针对存储器立方体中每个忆阻器的简单的(x，y，z)坐标，所以显而易见的是如果立方体的n2×n2×n2维度是2的指数，则每个6D地址与物理忆阻器一一对应。因此，在存储器空间中不存在空位。相反，4D寻址可以具有不寻址物理位的一些地址。
描述的6D寻址结构还减小了寻址并读取存储器的CMOS电路的电容性负载。与4D寻址相比，在6D寻址期间访问位时，减少CMOS检测放大器和驱动器电路遇到的电容性负载存在两个因子。第一，由于6D寻址中上层上的有源器件(TFT)，因此可以关闭未选中的层上的全部行和列导线。与4D寻址相比，如果存在H个层，则这使电容性负载减少sqrt(H)。对于具有H＝16个层的系统，电容减少4倍。使用通过6D寻址使能的小交叉杆的能力还减少了电容性负载。交叉杆中导线上的电容与其长度成比例，或者相当于与导线上忆阻器的数目成比例。如果布图从4D寻址所需的大交叉杆(例如512×512)转换为具有6D寻址的小交叉杆(例如64×64)，则电容减少了8倍。
两个上面的因子相乘，以获得电容性负载的总减少因子。电容性负载影响可以以其发生的读取和写入操作的速度。
用于6D寻址的一个使能器是可以作为忆阻交叉杆而放置在相同层上的可控开关。上面使用的示例是使用薄膜晶体管(TFT)形成的可控开关的阵列，但是这种开关(来自例如NDR器件或忆阻器)的其他实施方式是可能的。
如上面讨论，与使用4D寻址时相比，使用6D寻址时访问B位所需的通孔数目V小很多。所需通孔数目的减小允许使用更小的交叉杆。交叉杆尺寸的减小使出现在大交叉杆中的一些电气工程问题变得容易。特别地，6D寻址允许与要访问的位关联的电容性负载显著减少。
图6是使用6D寻址结构对存储器进行寻址的方法的流程图(600)。该方法包括通过CMOS层接收地址，该CMOS层选择通孔。通孔向上传递至设置在多层交叉杆存储器的两个侧面上的TFT阵列，TFT交叉杆阵列被配置为根据选中的通孔(框605)对多层交叉杆存储器中的忆阻器交叉杆进行寻址。在一个实施方式中，包括多个k元矢量的二进制地址输入CMOS层。二进制地址可以包括二维地址，该二维地址包含交叉杆行号和第一层号，并且二维地址包含交叉杆列号和第二层号，其中第一层号和第二层号相同。多个多路复用器接收矢量，并且多路复用器中的每一个选择输出线。这些输出线的对连接至依次选择连接至TFT交叉杆阵列的通孔的CMOS晶体管交叉杆阵列。
使用选中的通孔和TFT晶体管交叉杆阵列，选择多层交叉杆存储器的层中的行交叉杆和该层中的列交叉杆。被设置在行交叉杆和列交叉杆的交点之间的存储器元件被选中(框610)。然后，在选中的存储器元件上可执行读取或写入操作(框615)。在一些示例中，只有4n2个通孔被用于对多层存储器中的n6个存储器元件进行寻址。
仅提供前面的描述以说明和描述所述原理的示例。本说明书的目的不在于面面俱到或将这些原理限制为公开的任意精确形式。根据上面的教导，许多修改和变形是可能的。

Claims (15)

1.一种计算机可读存储器，包括：
电路层；
堆叠在所述电路层上以形成存储器箱的多层存储器，所述存储器箱包括与所述电路层和四个侧表面相配合的底表面；
设置在所述存储器箱的第一侧面上的第一开关交叉杆阵列；以及
将所述电路层连接至所述第一开关交叉杆层的多个通孔；
其中所述第一开关交叉杆阵列从所述多个通孔接收信号并将所述多层存储器中的交叉杆选择性地连接至所述电路层。
2.根据权利要求1所述的存储器，进一步包括设置在所述存储器箱的第二侧面上的第二开关交叉杆阵列，其中所述第一开关交叉杆阵列和所述第二开关交叉杆阵列与所述电路层垂直，并且所述第一开关交叉杆阵列和所述第二开关交叉杆阵列中的开关直接连接至所述多层存储器中的交叉杆。
3.根据权利要求2所述的存储器，其中所述多层存储器包括堆叠的交叉杆存储器阵列，并且其中所述第一开关交叉杆阵列和所述第二开关交叉杆阵列是直接连接至所述多层存储器中的交叉杆中的每一个的薄膜晶体管交叉杆阵列。
4.根据权利要求2所述的存储器，其中所述第一开关交叉杆阵列选择所述多层存储器的层中的列交叉杆，并且所述第二开关交叉杆阵列选择所述多层存储器的所述层中的行交叉杆，其中所述列交叉杆和所述行交叉杆相交以对设置在所述列交叉杆和所述行交叉杆之间的存储器元件进行寻址。
5.根据权利要求2所述的存储器，其中所述多个通孔包括设置在所述多层存储器的第三和第四侧面上的层选择通孔，所述层选择通孔连接至所述多层存储器的第一侧面上的所述第一开关阵列和设置在所述多层存储器的第二侧面上的所述第二开关阵列。
6.根据权利要求1所述的存储器，其中所述电路层包括互补金属氧化物半导体(CMOS)层，所述互补金属氧化物半导体(CMOS)层包括连接至晶体管交叉杆阵列的多个多路分配器。
7.根据权利要求6所述的存储器，其中所述多路复用器和所述晶体管交叉杆阵列被所述多层存储器覆盖。
8.根据权利要求1所述的存储器，其中4n2个通孔对所述多层存储器中的n6个存储器元件进行寻址。
9.根据权利要求1所述的存储器，其中所述多层存储器包括N个层、每层中的N个行、每层中的N个列以及每层中的N2个存储器元件。
10.一种计算机可读存储器，包括：
互补金属氧化物半导体(CMOS)层，包括：
连接至k条输入线和n条输出线的八个多路复用器单元；
四个CMOS晶体管交叉杆阵列，所述CMOS晶体管交叉杆阵列中的每一个通过2n条输出线连接至两个多路复用器单元，所述CMOS晶体管交叉杆阵列中的每一个连接至n2个通孔；
形成在所述CMOS晶体管交叉杆阵列上方的两个访问阵列，所述访问阵列中的每一个通过2n2个通孔连接至所述CMOS晶体管交叉杆阵列中的两个，所述两个访问阵列中的每一个连接至n4个交叉杆；以及
堆叠在所述CMOS层上并经由所述多路复用器单元、CMOS晶体管交叉杆阵列和访问阵列连接至所述CMOS层的多层电阻性交叉杆存储器，其中所述多层交叉杆阵列中的每个交叉杆被所述访问阵列中的一个连接并选中，使得所述多层交叉杆存储器中的每个存储器元件被唯一寻址。
11.根据权利要求10所述的存储器，进一步包括在k条输入线上输入所述多路复用器单元中的每一个的k位二进制地址，所述k位二进制地址指示所述多路复用器单元中每一个的n条输出线中的一条，其中每一对n条输出线连接至所述四个CMOS晶体管交叉杆阵列中的一个，其中所述四个CMOS交叉杆阵列中的每一个选中n2个通孔中的一个，其中每一对选中的通孔连接至所述两个访问阵列中的一个，其中所述访问阵列中的每一个选中n4个交叉杆中的一个，由此选中所述多层电阻性交叉杆存储器内的存储器元件。
12.一种用于对多层存储器进行寻址的方法，包括：
通过CMOS层接收地址以选择通孔，其中所述通孔向上传递至设置在多层交叉杆存储器的两个侧面的晶体管交叉杆阵列，所述晶体管交叉杆阵列被配置为根据选中的通孔对所述多层交叉杆存储器中的交叉杆中的每一个进行寻址；
使用选中的通孔和晶体管交叉杆阵列选择所述多层交叉杆存储器的层中的行交叉杆和所述层中的列交叉杆，使得设置在所述行交叉杆和所述列交叉杆的交点之间的存储器元件被选中；以及
对选中的存储器元件执行读取操作和写入操作中的一个。
13.根据权利要求12所述的方法，其中所述地址包括k元矢量，并且通过CMOS层接收地址以选择通孔进一步包括：
将所述k元矢量中的每一个输入多个多路复用器中的一个；
通过所述多个多路复用器中的每一个选择输出线，其中每一对输出线连接至CMOS晶体管交叉杆阵列；以及
通过所述CMOS晶体管交叉杆阵列选择连接至所述晶体管交叉杆阵列的通孔。
14.根据权利要求12所述的方法，其中4n2个通孔对所述多层存储器中的n6个存储器元件进行寻址。
15.根据权利要去12所述的方法，进一步包括：
指定包括交叉杆行号和第一层号的二维地址；以及
指定包括交叉杆列号和第二层号的二维地址，其中所述第一层号和所述第二层号相同。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536590B1 (en) * 2014-09-03 2017-01-03 Marvell International Ltd. System and method of memory electrical repair
US9941003B2 (en) 2015-11-16 2018-04-10 The Regents Of The University Of Michigan Multi-level resistive memory structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133587A1 (en) * 2007-03-29 2010-06-03 The Research Foundation Of State University Of New York Three-dimensional architecture for integration of cmos circuits and nano-material in hybrid digital circuits
WO2010117355A1 (en) * 2009-04-06 2010-10-14 Hewlett-Packard Development Company, L.P. Three dimensional multilayer circuit
WO2011019354A1 (en) * 2009-08-14 2011-02-17 Hewlett-Packard Development Company, L.P. Multilayer circuit
US7982504B1 (en) * 2010-01-29 2011-07-19 Hewlett Packard Development Company, L.P. Interconnection architecture for multilayer circuits
US20120051125A1 (en) * 2010-08-31 2012-03-01 Jianhua Yang Multilayer structures having memory elements with varied resistance of switching layers
US20120098566A1 (en) * 2010-10-26 2012-04-26 Warren Robinett Interconnection Architectures for Multilayer Crossbar Circuits

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6478231B1 (en) 2001-06-29 2002-11-12 Hewlett Packard Company Methods for reducing the number of interconnects to the PIRM memory module
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
JP4534132B2 (ja) 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
US8565003B2 (en) * 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US8542515B2 (en) 2010-04-30 2013-09-24 Hewlett-Packard Development Company, L.P. Connection and addressing of multi-plane crosspoint devices
EP2731110B1 (en) 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
US9087581B2 (en) * 2011-09-09 2015-07-21 Panasonic Intellectual Property Management Co., Ltd. Cross point variable resistance nonvolatile memory device and method of writing thereby

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133587A1 (en) * 2007-03-29 2010-06-03 The Research Foundation Of State University Of New York Three-dimensional architecture for integration of cmos circuits and nano-material in hybrid digital circuits
WO2010117355A1 (en) * 2009-04-06 2010-10-14 Hewlett-Packard Development Company, L.P. Three dimensional multilayer circuit
WO2011019354A1 (en) * 2009-08-14 2011-02-17 Hewlett-Packard Development Company, L.P. Multilayer circuit
US7982504B1 (en) * 2010-01-29 2011-07-19 Hewlett Packard Development Company, L.P. Interconnection architecture for multilayer circuits
US20120051125A1 (en) * 2010-08-31 2012-03-01 Jianhua Yang Multilayer structures having memory elements with varied resistance of switching layers
US20120098566A1 (en) * 2010-10-26 2012-04-26 Warren Robinett Interconnection Architectures for Multilayer Crossbar Circuits

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