CN104751896B - 内建自测试电路 - Google Patents

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Abstract

本发明提出了一种内建自测试电路，将存储器内建自测试电路通过数字模拟输入输出单元将测试输入数据TDI、测试输出数据TDO以及模拟信号VPP合并，并内部产生测试触发信号STROBE、数字模拟切换信号ANA，当需要对待测芯片进行电压供电输出电压电流时，可以通过数据产生电路产生数字模拟切换信号改变所述数字模拟输入输出单元的状态，从而进行模拟数据的传输。本发明仅需2个引脚，即可完成测试，提高了测试效率，节省了测试费用。

Description

内建自测试电路
技术领域
本发明涉及一种读出电路，特别是涉及一种用于半导体存储器内建自测试电路的读出电路。
背景技术
随着半导体工艺尺寸不断缩小，IC设计的规模越来越大，高度复杂的IC产品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战。一方面随着半导体工艺尺寸的缩小，嵌入式存储器可能存在的缺陷类型越来越多；另一方面，随着IC产品的复杂度的提高，ROM、RAM、EEPROM在IC产品中的比重越来越大。
嵌入式存储器的可测试技术包括直接测试、用嵌入式CPU进行测试和内建自测试技术(MBIST，Memory-Built-In-Self-Test)。相比其他两种技术，MBIST有很多优势，首先它可以实现可测性设计的自动化，自动实现通用存储器测试算法，达到高测试质量、低测试成本的目的；其次MBIST电路可以利用系统时钟进行“全速”测试，从而覆盖更多生成缺陷，减少测试时间；最后它可以针对每一个存储单元提供自诊断和自修复功能。此外MBIST的初始化测试向量可以在很低成本的测试设备上进行。所以，从高测试质量、低测试成本的角度考虑，MBIST是目前嵌入式存储器测试设计的主流技术。
图1为现有技术中第一种MBIST电路的电路示意图。如图1所示，测试开始时，机台通过RESETb引脚向被测芯片或晶圆发送复位信号，将逻辑电路恢复主预设状态，并通过VPP_TMO引脚向被测芯片或晶圆供电。测试时，机台按时钟频率TCK发送输入数据TDI，数据在内建自测试电路控制电路解码后，被机台送来的触发信号STROBE触发，与控制逻辑一起完成对闪存等存储电路进行测试，测试完成后，测试返回数据或结果在控制逻辑控制下，经测试输出数据TDO被返回至机台，机台再对输入TDI和输出TDO进行比较，以判断闪存等存储电路是否满足或达到预期性能。
对于存储器内建自测试电路，控制引脚的数目直接决定可以同时测试多少裸片，而由上述可见，现有技术的内建自测试电路需要6个引脚，即测试输入数据TDI，测试输出数据TDO，测试触发信号STROBE，测试时钟TCK，测试电源VPP_TM0以及重置信号RESETb，针卡一般有768个信号测试针，现有技术的内建自测试电路由于需要6个引脚，因而只能同时测试128个裸片，效率不高。
请参考图2，图2为现有技术中第二种MBIST电路的电路示意图。如图2所示，为了减少引脚个数，第二种MBIST电路通过将测试输入数据TDI及测试输出数据TDO合并成一个数据接口IO，并通过内部产生测试触发信号及测试复位信号，节省了3个引脚，使得存储器内建自测试电路只需三个引脚，提高了测试效率。
然而，第二种MBIST电路虽然可以节省三个引脚，但其同测也只能够测试256个裸片，为了进一步提高测试效率，还需要提出一种需要更少测试引脚的MBIST电路。
发明内容
本发明的目的在于提供一种内建自测试电路，能够将模拟信号的测试电源引脚和数字信号的IO引脚合并，使测试仅需2个测试引脚，增加同测个数，进一步提高测试效率。
为了实现上述目的，本发明提出了一种内建自测试电路，用于对待测存储器进行测试，所述电路包括：命令解析电路、数据产生电路及数字模拟输入输出单元，所述命令解析电路一输入端自所述数字模拟输入输出单元输入测试输入数据，第一引脚接测试时钟输入至所述命令解析电路的另一输入端及所述数据产生电路中，所述数据产生电路输出测试输出数据、方向控制信号和模数转换数据至所述数字模拟输入输出单元，所述方向控制信号对输入输出进行方向选择，所述模数转换数据对所述数字模拟输入输出单元的模数转换进行选择，所述数字模拟输入输出单元与所述待测存储器相连，并通过第二引脚进行数字或模拟数据的输入输出。
进一步的，在所述的内建自测试电路中，所述命令解析电路产生并输出测试触发信号至所述数据产生电路。
进一步的，在所述的内建自测试电路中，所述数据产生电路根据所述输出测试触发信号产生所述模数转换数据。
进一步的，在所述的内建自测试电路中，所述模数转换数据在预定周期时钟信号后恢复至初始状态。
进一步的，在所述的内建自测试电路中，所述数字模拟输入输出单元为双向的输入输出单元。
进一步的，在所述的内建自测试电路中，所述数据产生电路与所述待测芯片相连，用于测试传输数据。
进一步的，在所述的内建自测试电路中，测试复位信号由所述待测芯片内部产生并输至所述数据产生电路以便进行复位操作。
与现有技术相比，本发明的有益效果主要体现在：将存储器内建自测试电路通过数字模拟输入输出单元将测试输入数据TDI、测试输出数据TDO以及模拟输入信号VPP合并，并内部产生测试触发信号STROBE、模拟切及复位信号RESET，当需要对待测芯片进行电压供电时，可以通过数据产生电路产生模数转换数据改变所述数字模拟输入输出单元的状态，从而进行模拟数据的传输。本发明仅需2个引脚，即可完成测试，提高了测试效率，节省了测试费用。
附图说明
图1为现有技术中第一种MBIST电路的电路示意图；
图2为现有技术中第二种MBIST电路的电路示意图；
图3为本发明实施例中内建自测试电路的电路示意图。
具体实施方式
下面将结合示意图对本发明的内建自测试电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图3，在本实施例中，提出了一种内建自测试电路，用于对待测存储器进行测试，包括：命令解析电路301、数据产生电路302及数字模拟输入输出单元303，所述命令解析电路301一输入端自所述数字模拟输入输出单元303输入测试输入数据TDI，第一引脚TCK接测试时钟输入至所述命令解析电路301的另一输入端及所述数据产生电路302中，所述数据产生电路输出测试输出数据TDO、方向控制信号OEN和模数转换数据ANA至所述数字模拟输入输出单元303，所述方向控制信号OEN对输入输出进行方向选择，所述模数转换数据ANA对所述数字模拟输入输出单元303的模数转换进行选择，所述数字模拟输入输出单元303与所述待测存储器相连，并通过第二引脚VPP进行数字或模拟数据的输入输出。
所述命令解析电路301产生并输出测试触发信号STROBE至所述数据产生电路302。所述数据产生电路302根据所述输出测试触发信号STROBE产生所述模数转换数据ANA。所述模数转换数据ANA在预定周期时钟信号(例如十个周期时钟信号)后恢复至初始状态。所述数字模拟输入输出单元303为双向的输入输出单元。所述数据产生电路303与所述待测芯片相连，用于测试传输数据。
另外，在本发明较佳实施例中，测试触发信号STROBE由命令解析电路301产生并输出至数据产生电路302，测试复位信号RESETb由待测芯片内部产生并输至数据产生电路302以进行复位操作，其他信号的产生及作用与现有技术相同，在此则不予赘述。
以下将配合图3进一步说明本发明之工作原理。测试开始时，方向控制信号OEN控制数字模拟输入输出单元303(双向的输入输出单元)为输入，使第二引脚VPP接命令解析电路301接测试输入数据TDI，测试输入数据TDI与测试时钟TCK(通过第一引脚TCK输入)被送至命令解析电路301，并输出测试触发信号STROBE，在测试触发信号STROBE触发下，数据产生电路302开始工作，对闪存等存储电路进行测试，测试完成后，返回数据经数据产生电路302处理，得到测试输出数据TDO，方向控制信号OEN控制数字模拟输入输出单元303(双向的输入输出单元)为输出，测试输出数据TDO被输出至第二引脚VPP；若需要对闪存等存储器进行模拟信号等的输入，例如测试电压或者电流等，可以由所述命令解析电路301产生的测试触发信号STROBE触发数据产生电路302产生模数转换数据ANA，使其为高电平，并传输至所述数字模拟输入输出单元303中，使数字模拟输入输出单元303切换成模拟状态，从而可以从第二引脚VPP进行模拟信号(如电压或者电流)对闪存的输入或者输出。
综上，在本发明实施例提供的内建自测试电路中，将存储器内建自测试电路通过数字模拟输入输出单元将测试输入数据TDI、测试输出数据TDO以及模拟输入信号VPP合并，并内部产生测试触发信号STROBE、模拟切及复位信号RESET，当需要对待测芯片进行电压供电时，可以通过数据产生电路产生模数转换数据改变所述数字模拟输入输出单元的状态，从而进行模拟数据的传输。本发明仅需2个引脚，即可完成测试，提高了测试效率，节省了测试费用。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (7)

1.一种内建自测试电路，用于对待测存储器进行测试，其特征在于，所述电路包括：命令解析电路、数据产生电路及数字模拟输入输出单元，所述命令解析电路一输入端自所述数字模拟输入输出单元输入测试输入数据，第一引脚接测试时钟输入至所述命令解析电路的另一输入端及所述数据产生电路中，所述数据产生电路输出测试输出数据、方向控制信号和模数转换数据至所述数字模拟输入输出单元，所述方向控制信号对输入输出进行方向选择，所述模数转换数据对所述数字模拟输入输出单元的模数转换进行选择，所述数字模拟输入输出单元与所述待测存储器相连，并通过第二引脚进行数字或模拟数据的输入输出。
2.如权利要求1所述的内建自测试电路，其特征在于，所述命令解析电路产生并输出测试触发信号至所述数据产生电路。
3.如权利要求2所述的内建自测试电路，其特征在于，所述数据产生电路根据所述测试触发信号产生所述模数转换数据。
4.如权利要求3所述的内建自测试电路，其特征在于，所述模数转换数据在预定周期时钟信号后恢复至初始状态。
5.如权利要求1所述的内建自测试电路，其特征在于，所述数字模拟输入输出单元为双向的输入输出单元。
6.如权利要求1所述的内建自测试电路，其特征在于，所述数据产生电路与所述待测存储器相连，用于测试传输数据。
7.如权利要求6所述的内建自测试电路，其特征在于，测试复位信号由所述待测存储器内部产生并输至所述数据产生电路以便进行复位操作。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105575442B (zh) * 2015-12-16 2019-03-08 鸿秦（北京）科技有限公司 一种nor闪存器件的测试方法和测试装置
CN107068196A (zh) * 2017-05-09 2017-08-18 武汉新芯集成电路制造有限公司 用于闪存的内建自测试电路、系统及方法
CN107271884B (zh) * 2017-06-28 2019-11-26 中国电子科技集团公司第五十八研究所 一种高可靠性和高集成度的eFlash串口测试电路
CN107422254B (zh) * 2017-07-26 2019-07-23 北京时代民芯科技有限公司 一种面向集成微系统的内建芯片健康状态自监测方法
CN107991602B (zh) * 2017-11-23 2020-04-24 西安交通大学 一种带广播结构的内建自测试结构
US10685730B1 (en) 2018-03-20 2020-06-16 Seagate Technology Llc Circuit including efficient clocking for testing memory interface
US11047904B2 (en) 2019-03-05 2021-06-29 Nxp Usa, Inc. Low power mode testing in an integrated circuit
US20230204662A1 (en) * 2021-12-28 2023-06-29 Advanced Micro Devices Products (China) Co. Ltd., On-chip distribution of test data for multiple dies
CN114327516A (zh) * 2021-12-29 2022-04-12 苏州洪芯集成电路有限公司 一种修改芯片系统存储器进行烧录的电路及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835504A (en) * 1997-04-17 1998-11-10 International Business Machines Corporation Soft fuses using bist for cache self test
CN101089929A (zh) * 2006-06-14 2007-12-19 日本电气株式会社 检测系统及其检测电路、半导体装置、显示装置以及检测半导体装置的方法
US7958413B1 (en) * 2002-12-26 2011-06-07 Marvell International Ltd. Method and system for memory testing and test data reporting during memory testing
CN102903393A (zh) * 2012-10-25 2013-01-30 上海宏力半导体制造有限公司 存储器内建自测试电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AUPO799197A0 (en) * 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Image processing method and apparatus (ART01)
US6565181B2 (en) * 1997-07-12 2003-05-20 Silverbrook Research Pty Ltd Printing cartridge with switch array identification
US6416154B1 (en) * 1997-07-12 2002-07-09 Silverbrook Research Pty Ltd Printing cartridge with two dimensional code identification
US6618117B2 (en) * 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US7050143B1 (en) * 1998-07-10 2006-05-23 Silverbrook Research Pty Ltd Camera system with computer language interpreter
KR100628385B1 (ko) * 2005-02-11 2006-09-28 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법
US8862955B2 (en) * 2010-12-29 2014-10-14 Stmicroelectronics S.R.L. Apparatus for at-speed testing, in inter-domain mode, of a multi-clock-domain digital integrated circuit according to BIST or SCAN techniques

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835504A (en) * 1997-04-17 1998-11-10 International Business Machines Corporation Soft fuses using bist for cache self test
US7958413B1 (en) * 2002-12-26 2011-06-07 Marvell International Ltd. Method and system for memory testing and test data reporting during memory testing
CN101089929A (zh) * 2006-06-14 2007-12-19 日本电气株式会社 检测系统及其检测电路、半导体装置、显示装置以及检测半导体装置的方法
CN102903393A (zh) * 2012-10-25 2013-01-30 上海宏力半导体制造有限公司 存储器内建自测试电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BIST技术及其在Memory中的应用;汪滢，辛晓宁，王宏等;《仪器仪表学报》;20030831;第24卷(第4期);第633-637页 *

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Publication number Publication date
US20160306010A1 (en) 2016-10-20
US9733309B2 (en) 2017-08-15
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