CN104750223B - 一种降低多核终端内存访问功耗的方法和系统 - Google Patents
一种降低多核终端内存访问功耗的方法和系统 Download PDFInfo
- Publication number
- CN104750223B CN104750223B CN201310733593.8A CN201310733593A CN104750223B CN 104750223 B CN104750223 B CN 104750223B CN 201310733593 A CN201310733593 A CN 201310733593A CN 104750223 B CN104750223 B CN 104750223B
- Authority
- CN
- China
- Prior art keywords
- core
- power consumption
- window
- access power
- internal storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Power Sources (AREA)
Abstract
本发明提供一种降低多核终端内存访问功耗的方法，并为支持该方法设计了相应的装置，该方法包括：选择N个核中的一个核的运行时间窗口作为基准窗口；多核同步模块对剩余的N‑1个核进行对齐同步中断配置，N是大于等于2的正整数；作为基准窗口的核被唤醒退出睡眠状态，同时发出唤醒中断给剩余的核，剩余的核被中断唤醒；所述多核同步模块判断唤醒中断是否为所述作为基准窗口的核的对齐同步中断配置，若是，则剩余各核保持唤醒态，若不是则进入睡眠状态；所述被唤醒的核启动处理任务，同时对内存发起访问；所述作为基准窗口的核任务处理完毕进入睡眠状态，同时多核同步模块强制所有剩余未完成处理任务的核进入睡眠状态，均停止对内存的访问。
Description
技术领域
本发明涉及通讯技术领域，特别涉及一种降低多核终端内存访问功耗的方法和系统。
背景技术
现有技术中，在多核（处理器）终端的运行功耗中，内存访问的功耗开销占有较大比重，通常可达整机功耗的20%～30%左右。内存访问功耗主要消耗在内存访问链路上，具体包括芯片内部的内存控制器和外部双倍速率同步动态随机存储器（Double Data Rate，DDR）。进一步的，内存访问功耗由两个因素决定：内存访问速度和内存访问时间长度。
请参考图1，其是两核系统降低内存访问功耗的原理示意图。该方法通过减小内存控制器和外部DDR的时钟频率方法从而降低内存的访问速度，即降低内存访问的后端运行功耗达到内存省电的目的。
进一步的，请参考图2和图3，图2是两核系统降低内存访问功耗的流程图；图3是两核系统及内存运行状态图。从图3中可以看出，a/c/e/g为核1退出睡眠（Idle）启动任务处理的时刻点，b/d/f/h为核1完成任务处理进入idle的时刻点；内存访问链路总的工作时间为核1、核2各自内存访问时间的叠加。运用减小内存控制器和外部DDR时钟频率前后，图3中每条状态曲线的起始位置不会改变，导致系统总的内存访问时间前后基本不变。因此，该方法对内存访问时间长度无法做到优化，且当内存时钟与其他IP时钟有设计耦合时，其他IP时钟也被减小，对系统运行性能有一定的影响。
特别要说明的是，上述仅以两核系统作为示意，两核以上的系统方案类似。
发明内容
本发明的目的在于提供一种降低多核终端内存访问功耗的方法和系统，以解决现有技术无法降低多核系统内存访问时间长度从而降低内存访问功耗的问题。
为解决上述技术问题，本发明提供一种降低多核终端内存访问功耗的方法，包括：
选择N个核中的一个核的运行时间窗口作为基准窗口；
多核同步模块对剩余的N-1个核进行对齐同步中断配置，N是大于等于2的正整数；
作为基准窗口的核被唤醒退出睡眠状态，同时发出唤醒中断给剩余的核，剩余的核被中断唤醒；所述多核同步模块判断唤醒中断是否为所述作为基准窗口的核的对齐同步中断配置，若是，则剩余各核保持唤醒态，若不是则进入睡眠状态；
所述被唤醒的核启动处理任务，同时对内存发起访问；
所述作为基准窗口的核任务处理完毕进入睡眠状态，同时多核同步模块强制所有剩余未完成处理任务的核进入睡眠状态，均停止对内存的访问。
优选的，在所述的降低多核终端内存访问功耗的方法中，选择N个核中的一个核的运行时间窗口作为基准窗口的步骤前，还包括：
内存降频模块减小内存控制器和外部DDR的时钟频率。
优选的，在所述的降低多核终端内存访问功耗的方法中，所述N个核初始状态均为睡眠状态时，采用定时器唤醒和停止所有核的运作。
优选的，在所述的降低多核终端内存访问功耗的方法中，所述N个核初始状态包括睡眠状态和运行状态时，所述基准窗口的核被唤醒退出睡眠状态，同时给运行状态的核发出消息事件以启动处理任务。
优选的，在所述的降低多核终端内存访问功耗的方法中，选择N个核中的一个核的运行时间窗口作为基准窗口的步骤中，选择运行时间最长的窗口的核作为基准窗口。
优选的，在所述的降低多核终端内存访问功耗的方法中，选择N个核中的一个核的运行时间窗口作为基准窗口的步骤由按特定策略制定一时间窗口作为基准窗口代替。
优选的，在所述的降低多核终端内存访问功耗的方法中，当所述基准窗口的核任务处理完毕进入睡眠状态时，所有剩余完成处理任务的核保持睡眠状态。
优选的，在所述的降低多核终端内存访问功耗的方法中，同步访问内存由同步使用总线或同步使用时钟代替。
相应的，本发明还提供一种降低多核终端内存访问功耗的系统，包括：内存控制器、外部DDR和N个核；所述外部DDR与所述内存控制器连接；所述N个核与所述内存控制器连接；其中，N个核中的1个核作为基准核，剩余的N-1个核作为承载核，且剩余的N-1个核各自独立承载运行一个多核同步模块，所述多核同步模块用于对其所运行的核进行对齐同步中断配置和中断判别，N是大于等于2的正整数。
优选的，在所述的降低多核终端内存访问功耗的系统中，还包括内存降频模块，与所述内存控制器连接，用于减小内存控制器和外部DDR的时钟频率。
优选的，在所述的降低多核终端内存访问功耗的系统中，所述内存控制器和外部DDR由总线或时钟代替。
本发明提供的降低多核终端内存访问功耗的方法和系统，具有以下有益效果：本发明通过多核同步模块将N个核的运行时间对齐同步，使原本多核对内存的串行访问并行起来，减少了内存被访问的总时间，更大程度地降低了系统运行功耗。
附图说明
图1是现有技术两核系统降低内存访问功耗的原理示意图；
图2是现有技术两核系统降低内存访问功耗的流程图；
图3是现有技术两核系统及内存运行状态图；
图4是本发明实施例的降低多核终端内存访问功耗的系统示意图；
图5是本发明实施例的降低多核终端内存访问功耗的方法示意图；
图6是本发明实施例在并发时各核及内存运行状态图。
具体实施方式
以下结合附图和具体实施例对本发明提出的降低多核终端内存访问功耗的方法和系统作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图4，其是本发明实施例的降低多核终端内存访问功耗的系统示意图。如图4所示，本发明提供一种降低多核终端内存访问功耗的系统，包括：内存控制器11、外部DDR14和N个核；所述外部DDR14与所述内存控制器11连接；所述N个核与所述内存控制器11连接，其中，N个核中的1个核作为基准核，剩余的N-1个核作为承载核，且剩余的N-1个核各自独立承载运行一个多核同步模块12，所述多核同步模块12用于对其所运行的核进行对齐同步中断配置和中断判别；N是大于等于2的正整数。由图4中可以看出，若选择核1作为基准窗口，则核2……核N即为剩余的核，分别由与之对应的多核同步模块12对其进行中断同步运行控制。对于选择哪一个核作为基准窗口的准则，在下述的方法中将做详细的描述。
本发明的实施例通过所述多核同步模块12以软件的方式实现多核间的对齐，而在本发明的其他实施例中，也可以通过硬件IP模块实现多核间的对齐，即通过设计好预设的对齐时间后，按一定的模式实现多核间的对齐。基此，本发明通过软件的方式更灵活些。
同时，该系统还包括内存降频模块13，所述内存降频模块13与所述内存控制器11连接，所述内存降频模块13用于减小内存控制器11和外部DDR14的时钟频率，从而降低内存的访问速度，即降低内存访问的后端运行功耗达到内存省电的目的。
请参考图5，其是本发明实施例的降低多核终端内存访问功耗的方法示意图。如图5所示，本发明提供一种降低多核终端内存访问功耗的方法，并以两核系统做具体描述，三核及三核以上的系统类似，所述方法包括：
首先，开机后对各核子系统初始化，内存降频模块减小内存控制器和外部DDR的时钟频率。如此，可降低内存的访问速度从而达到降低内存访问的后端运行功耗达到内存省电的目的。
进一步的，选择核1、核2中的一个核的运行时间窗口作为基准窗口，在本实施例中选择核1作为基准窗口，如图6所示，核1的运行窗口为（a，b）、（c，d）、（e，f）、（g，h）。优选的，通常选择运行时间最长的窗口的核作为基准窗口。当然，也可以按特定策略制定一时间窗口作为基准窗口。
进一步的，多核同步模块对核2进行对齐同步中断配置，该步骤为后续多核同步模块判断核2唤醒和睡眠的条件是否为核1发出的对齐中断做准备。特别的，在该步骤中，核1、核2在正常条件下都是进入睡眠（Idle）状态的，不进行任务处理。
在本实施例中，核1、核2间采用的对齐方式是中断。但在本发明的其他实施例中，当核1、核2初始状态都是Idle状态时，也可以采用定时器去唤醒和停止核1、核2的运作，即定时几点唤醒核1、核2退出Idle状态，进行任务处理，定时几点停止核1、核2的任务处理，进入Idle状态，如此也能够达到将各核的运行时间对齐同步。在本发明的又实施例中，当核1初始状态是Idle状态，核2初始状态是运行状态时，当核1被唤醒退出Idle状态，同时给核2发出一个消息事件，以让核2启动处理任务，如此也能够达到将各核的运行时间对齐同步。
进一步的，核1被唤醒退出睡眠状态，同时发出唤醒中断给核2；即核1在a/c/e/g时刻退出Idle状态时，发出唤醒中断给核2；此时，多核同步模块判断核2是否为核1的对齐同步中断配置，若是，则核2保持唤醒状态，若不是则核2重新进入睡眠状态；
进一步的，核2被唤醒后退出睡眠状态，启动任务处理，此时，核1、核2均进入运行态，进行任务处理，同时对内存发起访问；
进一步的，核1在b/d/f/h时刻任务处理完毕进入睡眠状态，发出睡眠中断给核2，若核2任务处理未完成，多模同步模块强制核2退出运行态进入Idle状态；若核2任务处理已完成，已经处于Idle状态，则让核2保持Idle状态。此时，核1、核2均进入Idle状态，同时停止对内存的访问。
基此，多核同步模块将各核的运行时间对齐同步，使原本多核对内存的串行访问并行起来，减少了内存被访问的总时间，更大程度地降低了系统运行功耗。
从图6中可以看出，系统内存访问总时间等于核1的内存访问时间，其中包含了除核1外的其余各核内存访问。与传统方案相比，本发明既保证了各核对内存的正常访问和数据吞吐率，又降低了内存访问链路总的工作时间，减小了系统内存访问功耗开销。
特别要说明的是，本发明多核同步访问内存的机制也可以应用到多核同步访问其他硬件资源，比如同步使用总线，同步使用时钟等。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种降低多核终端内存访问功耗的方法，其特征在于，包括：
选择N个核中的一个核的运行时间窗口作为基准窗口；
多核同步模块对剩余的N-1个核进行对齐同步中断配置，N是大于等于2的正整数；
作为基准窗口的核被唤醒退出睡眠状态，同时发出唤醒中断给剩余的核，剩余的核被中断唤醒；所述多核同步模块判断唤醒中断是否为所述作为基准窗口的核的对齐同步中断配置，若是，则剩余各核保持唤醒状态，若不是则进入睡眠状态；
所述被唤醒的核启动处理任务，同时对内存发起访问；
所述作为基准窗口的核任务处理完毕进入睡眠状态，同时多核同步模块强制所有剩余未完成处理任务的核进入睡眠状态，均停止对内存的访问。
2.如权利要求1所述的降低多核终端内存访问功耗的方法，其特征在于，选择N个核中的一个核的运行时间窗口作为基准窗口的步骤前，还包括：
内存降频模块减小内存控制器和外部DDR的时钟频率。
3.如权利要求1所述的降低多核终端内存访问功耗的方法，其特征在于，所述N个核初始状态均为睡眠状态时，采用定时器唤醒和停止所有核的运作。
4.如权利要求1所述的降低多核终端内存访问功耗的方法，其特征在于，所述N个核初始状态包括睡眠状态和运行状态时，所述基准窗口的核被唤醒退出睡眠状态，同时给运行状态的核发出消息事件以启动处理任务。
5.如权利要求1所述的降低多核终端内存访问功耗的方法，其特征在于，选择N个核中的一个核的运行时间窗口作为基准窗口的步骤中，选择运行时间最长的窗口的核作为基准窗口。
6.如权利要求1所述的降低多核终端内存访问功耗的方法，其特征在于，选择N个核中的一个核的运行时间窗口作为基准窗口的步骤由按特定策略制定一时间窗口作为基准窗口代替。
7.如权利要求1所述的降低多核终端内存访问功耗的方法，其特征在于，当所述基准窗口的核任务处理完毕进入睡眠状态时，所有剩余完成处理任务的核保持睡眠状态。
8.如权利要求1-7中任一所述的降低多核终端内存访问功耗的方法，其特征在于，同步访问内存由同步使用总线或同步使用时钟代替。
9.一种降低多核终端内存访问功耗的系统，其特征在于，包括：内存控制器、外部DDR和N个核；所述外部DDR与所述内存控制器连接；所述N个核与所述内存控制器连接；其中，N个核中的1个核作为基准核，剩余的N-1个核作为承载核，且剩余的N-1个核各自独立承载运行一个多核同步模块，所述多核同步模块用于对其所运行的核进行对齐同步中断配置和中断判别，N是大于等于2的正整数。
10.如权利要求9所述的降低多核终端内存访问功耗的系统，其特征在于，还包括内存降频模块，与所述内存控制器连接，用于减小内存控制器和外部DDR的时钟频率。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310733593.8A CN104750223B (zh) | 2013-12-26 | 2013-12-26 | 一种降低多核终端内存访问功耗的方法和系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310733593.8A CN104750223B (zh) | 2013-12-26 | 2013-12-26 | 一种降低多核终端内存访问功耗的方法和系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104750223A CN104750223A (zh) | 2015-07-01 |
| CN104750223B true CN104750223B (zh) | 2017-05-17 |
Family
ID=53590055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310733593.8A Active CN104750223B (zh) | 2013-12-26 | 2013-12-26 | 一种降低多核终端内存访问功耗的方法和系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104750223B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107396428B (zh) * | 2016-05-16 | 2020-04-24 | 深圳市中兴微电子技术有限公司 | 一种切频方法和装置 |
| CN106897145A (zh) * | 2017-01-23 | 2017-06-27 | 宇龙计算机通信科技(深圳)有限公司 | 内核控制方法、内核控制装置和终端 |
| CN109445852B (zh) * | 2018-09-05 | 2020-08-25 | 华东计算技术研究所（中国电子科技集团公司第三十二研究所） | 一种在多核处理器中提升内存访问效率的方法及系统 |
| CN111475213B (zh) * | 2020-04-03 | 2023-04-28 | 深圳忆联信息系统有限公司 | 多核结构固态硬盘的功耗降低方法、装置和计算机设备 |
| CN111625284B (zh) * | 2020-05-28 | 2023-03-21 | 深圳忆联信息系统有限公司 | 固态硬盘的低功耗模式唤醒恢复方法、装置和计算机设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101539797A (zh) * | 2008-03-18 | 2009-09-23 | 联芯科技有限公司 | 一种动态时钟与电源的控制方法、系统及装置 |
| CN101876918A (zh) * | 2009-11-27 | 2010-11-03 | 北京航空航天大学 | 虚拟机客户操作系统同步任务感知方法 |
| CN102799212A (zh) * | 2012-07-16 | 2012-11-28 | 中船重工（武汉）凌久电子有限责任公司 | 用于多核多处理器并行系统的全局时钟系统及其使用方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7080269B2 (en) * | 2003-05-15 | 2006-07-18 | International Business Machines Corporation | Method and apparatus for implementing power-saving sleep mode in design with multiple clock domains |
| US8799697B2 (en) * | 2011-09-26 | 2014-08-05 | Qualcomm Incorporated | Operating system synchronization in loosely coupled multiprocessor system and chips |
-
2013
- 2013-12-26 CN CN201310733593.8A patent/CN104750223B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101539797A (zh) * | 2008-03-18 | 2009-09-23 | 联芯科技有限公司 | 一种动态时钟与电源的控制方法、系统及装置 |
| CN101876918A (zh) * | 2009-11-27 | 2010-11-03 | 北京航空航天大学 | 虚拟机客户操作系统同步任务感知方法 |
| CN102799212A (zh) * | 2012-07-16 | 2012-11-28 | 中船重工（武汉）凌久电子有限责任公司 | 用于多核多处理器并行系统的全局时钟系统及其使用方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104750223A (zh) | 2015-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104750223B (zh) | 一种降低多核终端内存访问功耗的方法和系统 | |
| US7430673B2 (en) | Power management system for computing platform | |
| TWI443504B (zh) | 多核心處理器系統及其動態電源管理方法與控制裝置 | |
| CN102799260A (zh) | 基于时钟关断的低功耗模式管理soc芯片的电路及方法 | |
| US20060174151A1 (en) | Traffic analyzer and power state management thereof | |
| US8347132B2 (en) | System and method for reducing processor power consumption | |
| JP5773288B2 (ja) | ハイスピードインターチップｈｓｉｃインタフェースに基づくウェイクアップ方法、ホットスワップ方法、およびデバイス | |
| WO2016058386A1 (zh) | 一种功耗管理方法、装置及计算机存储介质 | |
| CN102037428A (zh) | 具有用于提供降低电源消耗的睡眠状态的次要存储器控制器的集成电路及方法 | |
| EP1099167A1 (en) | Method and apparatus for power mode transition in a multi-thread processor | |
| CN110568921B (zh) | 一种降低芯片功耗的方法 | |
| EP3977235A1 (en) | System power management for peripheral component interconnect express (pcie)-based devices | |
| CN105446916B (zh) | Usb总线状态切换方法及装置 | |
| CN108304223A (zh) | 一种用于电源休眠机制的操作系统与硬件平台交互方法 | |
| CN102929381B (zh) | 电子系统及其电源管理方法 | |
| CN104345869A (zh) | 安全数字输入输出装置、系统及其控制方法 | |
| US20170115724A1 (en) | Power gated communication controller | |
| CN1952900A (zh) | 可编程通用多核处理器芯片上处理器之间程序流同步方法 | |
| CN105159722B (zh) | Rtc唤醒系统的方法及计算机 | |
| JP4136822B2 (ja) | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 | |
| CN113254216B (zh) | 边缘计算模组及其功耗控制方法 | |
| US9448617B2 (en) | Systems and methods for messaging-based fine granularity system-on-a-chip power gating | |
| CN100410846C (zh) | 笔记本电脑实时时钟唤醒的实现方法 | |
| EP2939081B1 (en) | Periodic activity alignment | |
| CN101609361B (zh) | 动态功率管理处理器的降噪装置和方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20150701 Assignee: Shanghai Li Ke Semiconductor Technology Co., Ltd. Assignor: Leadcore Technology Co., Ltd. Contract record no.: 2018990000159 Denomination of invention: Method and system for reducing memory access power consumption of multi-core terminal Granted publication date: 20170517 License type: Common License Record date: 20180615 |
|
| EE01 | Entry into force of recordation of patent licensing contract |