CN104681446A - 一种精确控制多指型半导体器件参数波动的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 238000012360 testing method Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 7
- 239000002699 waste material Substances 0.000 claims description 6
- 239000013256 coordination polymer Substances 0.000 claims description 2
- 230000002950 deficient Effects 0.000 claims description 2
- 239000002184 metal Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
本申请公开了一种精确控制多指型半导体器件参数波动的制造方法，包括：首先，在多指型半导体器件中形成所有的指状连线。然后，对各多指型半导体器件进行测试获取目标参数初始值。对于目标参数初始值大于目标参数要求范围的最大值的多指型半导体器件，减少这些多指型半导体器件的指状连线数量以使这些多指型半导体器件的目标参数实测值落在目标参数要求范围内。本申请可以使多指型半导体器件的目标参数较为精确地落在要求范围内，从而提高指定规格器件的可重复生产性。
Description
技术领域
本申请涉及一种多指型半导体器件的制造方法，所述多指型半导体器件包括JFET(结型场效应晶体管)和MOSFET(金属-氧化物型场效应晶体管)。
背景技术
场效应晶体管(FET)分为结型(JFET)和金属-氧化物型(MOSFET)两种。请参阅图1，这是一种现有的n型JFET的剖面结构示意图。在轻掺杂的p型衬底上先形成中高掺杂的p阱或p型外延层，然后以离子注入工艺在p阱或p型外延层中形成n阱，最后在n阱中形成一个p型重掺杂区和两个n型重掺杂区。该JFET的沟道在n阱中且位于p型重掺杂区之下、p阱或p型外延层之上，沟道的高度为h。该JFET为常开器件，p型重掺杂区和p型衬底相连接且从背面(即p型衬底下方)引出作为器件的栅极，位于p型重掺杂区两侧的两个n型重掺杂区分别作为器件的源极和漏极。该JFET主要用于音频采集放大等应用场景。
图1所示的n型JFET中，沟道掺杂由两次反向掺杂(counter-doping)而成。第一次反向掺杂是在p阱或p型外延层中进行n型杂质的离子注入和退火以形成n阱。第二次反向掺杂是在n阱中进行p型杂质的离子注入和退火以形成p型重掺杂区。该JFET的主要参数之一IDSS(饱和漏极电流)和沟道的掺杂浓度成平方关系，和沟道的高度h成立方关系。制造该JFET的最大困难就在于指定规格(spec)器件的可重复生产性。例如某应用指定IDSS值范围为200～350μA，但是在控制较好的生产线经过大量的限定机台等严格控制方法，重复生产也只能做到使IDSS范围为100～600μA，这使得该JFET的精确控制参数的生产制造极为困难。
为了版图更小也更好布局，JFET器件通常采用多指(finger)设计。请参阅图2a，这是一种现有的JFET的版图，在A-A方向和B-B方向上各有三个相邻的JFET，其中的源区和漏区均为重掺杂离子注入区。请参阅图2b，原本各自独立的源区通过金属相互连接，并引出到金属材质的源极焊盘(pad)或漏极焊盘。连接各个源区和源极焊盘的金属线称为源极指状连线，图2b中有4条分别是S1至S4。连接各个漏区和漏极焊盘的金属线称为漏极指状连线，图2b中也有4条分别是D1至D4。
发明内容
本申请所要解决的技术问题是提供一种可以精确地控制多指型半导体器件的参数的制造方法，可以使目标参数仅在很小范围内波动，从而提高指定规格器件的可重复生产性。
为解决上述技术问题，本申请精确控制多指型半导体器件参数波动的制造方法为：
第1步，在多指型半导体器件中形成所有的指状连线；
第2步，对各多指型半导体器件进行测试获取目标参数初始值，对于目标参数初始值大于目标参数要求范围的最大值的多指型半导体器件，将这些多指型半导体器件的指状连线减少以使这些多指型半导体器件的目标参数实测值落在目标参数要求范围内。
本申请可以使多指型半导体器件的目标参数较为精确地落在要求范围内，从而提高指定规格器件的可重复生产性。
附图说明
图1是一种现有的n型JFET的剖面结构示意图；
图2a是JFET的源区和漏区的版图结构示意图；
图2b是JFET采用多指设计的版图结构示意图；
图3是本申请所述精确控制参数的JFET制造方法的流程图；
图4是本申请打断指状连线的版图结构示意图；
图5是本申请的具体实施例一的流程图；
图6是本申请的具体实施例二的流程图。
具体实施方式
请参阅图3，本申请精确控制参数的多指型半导体器件制造方法为：首先，在多指型半导体器件中形成所有的指状连线。然后，对各多指型半导体器件进行测试获取目标参数初始值。对于目标参数初始值大于目标参数要求范围的最大值的多指型半导体器件，将这些多指型半导体器件的指状连线减少以使这些多指型半导体器件的目标参数实测值落在目标参数要求范围内。
为实现本申请可以有多种实现方法，本申请仅示例性地给出两个具体实施例。这两个实施例均以JFET作为示例，同样适用于其他多指型半导体器件。
请参阅图5，本申请精确控制参数的JFET制造方法的实施例一为：
第1步，在JFET中形成连接所有源区和源极焊盘的源极指状连线、以及连接所有漏区和漏极焊盘的漏极指状连线。这一步中是通过刻蚀金属而实现的。
第2步，对各JFET进行测试获取目标参数初始值。
有些JFET的目标参数初始值已经落在目标参数要求范围内，则对这些JFET不进行处理，这些JFET属于良品。
另一些JFET的目标参数初始值小于目标参数要求范围的最低值，则对这些JFET不进行处理，这些JFET属于废品。
剩余JFET的目标参数初始值大于目标参数要求范围的最高值，则将这些JFET的源极指状连线和漏极指状连线的数量逐渐减少，每个JFET每减少一条源极指状连线和/或漏极指状连线就通过测试获取目标参数实测值，直至各个JFET的目标参数实测值落在要求范围内。或者将这些JFET的指状连线的数量一次性减少以使各个JFET的目标参数实测值落在目标参数要求范围内，此时可以根据前期的测试结果或者经验来确定源极指状连线和/或漏极指状连线的减少数量。
所述方法第2步中，减少源极指状连线和漏极指状连线的数量是通过光刻和刻蚀工艺实现的，来将多余的指状连线与焊盘之间打断。请参阅图4，原本源极指状连线和漏极指状连线均为4条，打断后则均为3条，也可打断为均为2条、或均为1条、或分别为4条和3条、或分别为3条和4条、……。为实现测试目的，应设置多块光刻掩模版(mask)分别对应于不同的指状连线打断数量。
所述方法第2步中，为了减少JFET的目标参数初始值小于目标参数要求范围的最低值而成为废品的情况，可以调整生产工艺以提高生产线出品的JFET的目标参数可能范围，尤其是提高目标参数可能范围的最低值，例如可以提高n阱的掺杂浓度。
所述方法第2步中，如果某些JFET在保留所有源极指状连线和漏极指状连线(例如均为6条)时测得的目标参数初始值、以及依次减少源极指状连线和/或漏极指状连线的数量直至最低数量(均为1条)时测得的目标参数实测值都不在目标参数要求范围内，则这些JFET为废品。
请参阅图6，本申请精确控制参数的JEFT制造方法的实施例二包括如下步骤：
第1步，在JFET中形成连接所有源区和源极焊盘的源极指状连线、以及连接所有漏区和漏极焊盘的漏极指状连线。这一步中是通过刻蚀金属而实现的。
第2a步，对JFET(例如测试晶圆上的所有JFET)进行测试以获取每个JFET的目标参数初始值，从中选取部分JFET，所选取的JFET的目标参数初始值应涵盖目标参数可能范围的每一段。例如，前文提及某生产线可使JFET的IDSS落在100～600μA的范围内，假设递进单位为100μA，则至少应选取6个IDSS初始值分别为100μA、200μA、300μA、400μA、500μA、600μA的JFET。
接着将这些JFET的源极指状连线和/或漏极指状连线逐渐减少，每个JFET每减少一条指状连线就通过测试获取目标参数实测值，由此得到各种目标参数初始值和各种指状连线数量情况下的目标参数实测值作为测试结果。这一步的测试例如是CP测试(Circuit Probing或Chip Probing，裸晶针测；也称为Wafer Sort、Wafer Probing等，晶圆测试)。
第2b步，对JFET(例如产品晶圆上的所有JFET)进行测试获取目标参数初始值，根据各JFET的目标参数初始值和目标参数要求范围参照所述测试结果得到需保留的源极指状连线和漏极指状连线的数量。将各JFET的源极指状连线和漏极指状连线减少至上一步确定的需保留数量，以使目标参数落在要求范围内。
前文提到某应用要求JFET的IDSS值范围为200～350μA，但是生产线只能使IDSS范围为100～600μA，假设该JFET的源极指状连线和漏极指状连线均为6条。按照本申请的实施例二，首先，在JFET中通过刻蚀金属形成全部6条源极指状连线和漏极指状连线。然后，假设IDSS值的递进单位为100μA，对部分JFET进行测试以获取每个JFET的IDSS初始值，从中至少选取6个IDSS初始值分别为100μA、200μA、300μA、400μA、500μA、600μA的JFET。接着采用光刻和刻蚀工艺将所选取的各JFET的源极指状连线和漏极指状连线均减少至均为5条，再得到各JFET的IDSS实测值。以此类推将所选取的各JFET的源极指状连线和漏极指状连线均减少至均为4条、均为3条、……，再得到各JFET的IDSS实测值。相应地，需要多个光刻掩模版分别对应于源极指状连线和漏极指状连线的打断数量为均打断1条、均打断2条、……。例如，所得测试结果如下表所示：
上表中，横向第一排为保留的源极指状连线和漏极指状连线的数量，纵向第一列和第二列为IDSS初始值，其余的数据项为IDSS实测值。具有下划线的数据项表明IDSS实测值在IDSS的要求范围内。为了获得完整的表格，所选取的部分JFET的IDSS初始值应涵盖IDSS可能范围的每一段。如果IDSS的递进单位为50μA，则至少选取11个IDSS初始值分别为100μA、150μA、200μA、250μA、300μA、350μA、400μA、450μA、500μA、550μA、600μA的JFET。其他情况以此类推。
最后对其余JFET进行测试获取各JFET的IDSS初始值，再根据各JFET的IDSS初始值和IDSS要求范围参照所述测试结果(即上表)得到需保留的源极指状连线和漏极指状连线的数量。将各JFET的源极指状连线和漏极指状连线减少至上一步确定的需保留数量，以使目标参数落在要求范围内。例如，某JFET的IDSS初始值为200μA，则需保留6条源极指状连线和漏极指状连线，即不打断任何源极指状连线和漏极指状连线即可满足IDDS要求范围。又如，某JFET的IDSS初始值为500μA，则需保留均为4条或均为3条源极指状连线和漏极指状连线，即均打断2条或3条源极指状连线和漏极指状连线即可满足IDDS要求范围。
根据本申请所述方法，一条生产线上生产的JFET可以满足各种不同的参数要求。这可以通过以下两方面来实现：一方面可以调整生产工艺提高或降低生产线出品的IDSS可能范围，另一方面可以根据目标参数要求范围调整所需保留的指状连线数量。
假设另一应用要求JFET的IDSS值范围为400～550μA，生产线在原有制造工艺基础上提高了n阱掺杂浓度而使得IDSS可能范围为200～700μA，假设该JFET的源极指状连线和漏极指状连线均为6条。按照本申请的实施例二，首先，在JFET中通过刻蚀金属形成全部6条源极指状连线和漏极指状连线。然后，假设IDSS值的递进单位为100μA，对部分JFET进行测试以获取每个JFET的IDSS初始值，从中至少选取6个IDSS初始值分别为200μA、300μA、400μA、500μA、600μA、700μA的JFET。接着采用光刻和刻蚀工艺将所选取的各JFET的源极指状连线和漏极指状连线均减少至均为5条、均为4条、……，再得到各JFET的IDSS实测值。例如，所得测试结果如下表所示：
上表中，具有下划线的数据项表明IDSS实测值在要求范围内。最后对其余JFET进行测试获取各JFET的IDSS初始值，再根据各JFET的IDSS初始值和IDSS要求范围参照所述测试结果(即上表)得到需保留的源极指状连线和漏极指状连线的数量，将各JFET的源极指状连线和漏极指状连线减少至上一步确定的需保留数量。例如，某JFET的IDSS初始值为600μA，则需保留5条或4条源极指状连线和漏极指状连线，即打断1条或2条源极指状连线和漏极指状连线即可满足IDSS要求范围。
值得注意的是，为描述简便，本申请仅介绍了源极指状连线和漏极指状连线时钟保持相同数量的情况。实际上，源极指状连线和漏极指状连线完全可以是不同数量，由此得到的测试结果比上述两个表格的内容更多，对于后续确定需保留的源极指状连线和漏极指状连线的数量更具参考性。
由以上两个实施例可知，本申请所述方法特别适用于IDSS的可能范围较大，而IDSS的要求范围较小的情况。
本申请仅以n型JFET进行示例性说明，但同样适用于p型JFET和其他多指型半导体器件。本申请仅以IDSS作为目标参数进行示例性说明，但同样适用于多指型半导体器件的其他参数。
以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (14)
1.一种精确控制多指型半导体器件参数波动的制造方法，其特征是：包括如下步骤：
第1步，在多指型半导体器件中形成所有的指状连线；
第2步，对各多指型半导体器件进行测试获取目标参数初始值，对于目标参数初始值大于目标参数要求范围的最大值的多指型半导体器件，减少这些多指型半导体器件的指状连线数量以使这些多指型半导体器件的目标参数实测值落在目标参数要求范围内。
2.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述多指型半导体器件包括JFET、MOSFET。
3.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述指状连线包括多指型半导体器件中的源极指状连线和漏极指状连线。
4.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2步中，所述测试为CP测试。
5.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2步中，将这些多指型半导体器件的指状连线的数量逐渐减少，每个多指型半导体器件每减少一条指状连线就获取目标参数实测值，直至各个多指型半导体器件的目标参数实测值落在目标参数要求范围内；
或者所述方法第2步中，将这些多指型半导体器件的指状连线的数量一次性减少以使各个多指型半导体器件的目标参数实测值落在目标参数要求范围内。
6.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2步中，减少指状连线的数量是通过光刻和刻蚀工艺实现的，将多余的指状连线与焊盘之间打断；相应地具有多块光刻掩模版分别对应于不同的指状连线打断数量。
7.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2步中，对于目标参数初始值已在目标参数要求范围内的多指型半导体器件，这些多指型半导体器件属于良品。
8.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2步中，对于目标参数初始值小于目标参数要求范围的最低值的多指型半导体器件，这些多指型半导体器件属于废品。
9.根据权利要求8所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，为减少多指型半导体器件的目标参数初始值小于目标参数要求范围的最低值而成为废品的情况，调整生产工艺以提高生产线出品的多指型半导体器件的目标参数可能范围。
10.根据权利要求9所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，调整生产工艺以提高生产线出品的多指型半导体器件的目标参数可能范围的最低值。
11.根据权利要求8所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2步中，对于保留全部数量的指状连线所测得的目标参数初始值、打断任意数量的指状连线所测得的目标参数实测值都不在目标参数要求范围内的多指型半导体器件，这些多指型半导体器件为废品。
12.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2步中，目标参数为IDSS。
13.根据权利要求1所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2步进一步包括：
第2a步，选择部分多指型半导体器件，这些多指型半导体器件的目标参数初始值涵盖目标参数可能范围的每一段；将这些多指型半导体器件的指状连线逐渐减少，每个多指型半导体器件每减少一条指状连线就通过测试获取目标参数实测值，由此得到各种目标参数初始值和各种指状连线数量情况下的目标参数实测值作为测试结果；
第2b步，对多指型半导体器件进行测试获取目标参数初始值，根据各多指型半导体器件的目标参数初始值和目标参数要求范围参照所述测试结果得到需保留的指状连线的数量；将各多指型半导体器件的指状连线减少至需保留数量，以使目标参数落在要求范围内。
14.根据权利要求12或13所述的精确控制多指型半导体器件参数波动的制造方法，其特征是，所述方法第2a步中，当目标参数为IDSS时，其可能范围按照100μA的递进单位划分为多段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510035317.3A CN104681446A (zh) | 2015-01-23 | 2015-01-23 | 一种精确控制多指型半导体器件参数波动的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510035317.3A CN104681446A (zh) | 2015-01-23 | 2015-01-23 | 一种精确控制多指型半导体器件参数波动的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104681446A true CN104681446A (zh) | 2015-06-03 |
Family
ID=53316337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510035317.3A Pending CN104681446A (zh) | 2015-01-23 | 2015-01-23 | 一种精确控制多指型半导体器件参数波动的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104681446A (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150603 |