CN104658938A - 一种用于测量硅化物电阻的测试结构 - Google Patents

一种用于测量硅化物电阻的测试结构 Download PDF

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本发明提供一种用于测量硅化物电阻的测试结构，根据本发明提出的一种用于测量硅化物电阻的测试结构，该用于测量硅化物电阻的测试结构包括两个测试结构，通过计算有源区上的并联的硅化物层和条状金属测试件的电阻值以及计算隔离结构上的条状金属测试件以间接的测量硅化物层的电阻值，在后栅极工艺中提供准确硅化物层电阻测量的测试结构。

Description

一种用于测量硅化物电阻的测试结构
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种应用于后硅化物（silicide-last）工艺中的测量硅化物电阻的测试结构。
背景技术
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K介电层/金属栅极（high-k and metalgate last）技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。
实施后高K/金属栅极工艺之后需要实施后硅化物（Silicide Last）工艺，因为在高K介电层退火的过程中后硅化物工艺可以引入较高的热预算（higher thermal budget）。
现有技术采用force-voltage（力-电压）的方法测量半导体器件两末端的电阻，如图1A所示为传统的用于硅化物电阻测量的测试结构的俯视结构示意图，如图1B所示为传统的用于硅化物电阻测量的测试结构的截面结构示意图。如图1A和1B所示，提供半导体衬底100，在半导体衬底100具有有源区101，在半导体衬底100上形成硅化物层102，在硅化物层102上形成接触孔103，接触孔103的底部露出部分的硅化物层102，在接触孔103的顶部形成金属层104，金属层104用于硅化物电阻的测量。
在采用“前硅化物（Silicide First）”工艺制作的传统半导体器件中，有源区的电阻远远的大于硅化物层的电阻，并且有源区的电阻可以被忽略掉，所以在现有技术中可以直接测量硅化物层的电阻。根据现有技术测量得到的参数以及公式RS=Vtest/Imea/N0，计算得出硅化物层的电阻，其中，RS为硅化物层的方电阻（sheet resistance），Vtest为Force voltage（力-电压）值，Imea为测试电流，N0为半导体器件中具有方电阻（sheet resistance）的正方形（squares）的数量。
后硅化物工艺与传统的“前硅化物（Silicide First）”工艺相比，硅化物只形成在接触孔沟槽的底部。因此，传统测量硅化物电阻的测量方法已近不能应用于后硅化物工艺中硅化物电阻的测量。在后硅化物工艺中，硅化物只形成在有源区和局域互连层（local interconnect）交界的区域。通常，局域互连层的材料为钨，金属钨具有低电阻会影响硅化物电阻的测量。
因此，提出应用于后栅极工艺的一种新的用于测量硅化物电阻的测试结构，以有效的测量硅化物层的电阻，该测量电阻的新的测试结构能够应用于后硅化物工艺中硅化物电阻的测量，并能够有效地测量半导体器件中的硅化物层的方电阻，以提供准确的硅化物层的测量方电阻值。
发明内容
本发明提供一种用于测量硅化物电阻的测试结构，包括：第一测试结构和第二测试结构，所述第一测试结构位于有源区上，所述第二测试结构位于隔离结构上，其中所述第一测试结构和所述有源区之间形成有硅化物层；所述第一测试结构包括位于所述硅化物层上的第一条状金属测试件，以及分别位于所述第一条状金属测试件两端的第一测试电压施加端和第一测试电流读取端；所述第二测试结构包括位于所述隔离结构上第二条状金属测试件，以及分别位于所述第二条状金属测试件两端的第二测试电压施加端和第二测试电流读取端。
优选地，所述第一条状金属测试件与第二条状金属测试件两者平行设置。
优选地，所述隔离结构为浅沟槽隔离。
优选地，所述隔离结构与所述第二条状金属测试件之间不具有硅化物层。
优选地，所述第一条状金属测试件与所述第二条状金属测试件为局部互连层。
优选地，所述第一测试电压与所述第二测试电压大小相同。
优选地，所述第一测试结构用于测量位于所述有源区上的所述硅化物层和所述第一条状金属测试件的并联电阻，所述第二测试结构用于测量位于所述隔离结构上的所述第二条状金属测试件的电阻，位于所述有源区上的所述硅化物层和所述第一条状金属测试件的并联阻值为RS1，位于所述隔离结构上的所述第二条状金属测试件的阻值为RS2，所述硅化物层的阻值为RS1*RS2/（RS2-RS1）。
优选地，所述第一测试结构的所述第一测试电压为Vtest1，根据所述第一测试结构得到的第一测试电流为Imea1，所述RS1为Vtest1/Imea1。
优选地，所述第二测试结构的第二测试电压值为Vtest2，根据所述第二测试结构得到的第二测试电流为Imea2，所述RS2为Vtest2/Imea2。
综上所述，根据本发明提出的一种用于测量硅化物电阻的测试结构，该用于测量硅化物电阻的测试结构包括两个测试结构，通过计算有源区上的并联的硅化物层和条状金属测试件的电阻值以及计算隔离结构上的条状金属测试件以间接的测量硅化物层的电阻值，在后栅极工艺中提供准确硅化物层电阻测量的测试结构。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为传统的用于测量硅化物电阻的测试结构的俯视结构示意图；
图1B为传统的用于测量硅化物电阻的测试结构的截面结构示意图；
图2A为根据本发明的一个实施方式用于测量硅化物电阻的测试结构的俯视结构示意图；
图2B为根据本发明的一个实施方式用于测量硅化物电阻的测试结构的截面结构示意图；
图2C为根据本发明的一个实施方式用于测量硅化物电阻的测试结构的截面结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明提出应用于后栅极工艺的一种新的测试结构以有效的测量硅化物层的电阻，该测量电阻的新的测试结构能够应用于后硅化物工艺中硅化物电阻的测量，并能够有效地测量半导体器件中的硅化物层的方电阻。在本发明中测量后栅极工艺中的半导体器件中的硅化物层的新的用于测量硅化物电阻的测试结构具有两个测试结构，以代替传统技术的测量方法。
采用后高K介电层/金属栅极和后硅化物工艺制作半导体器件的方法包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构；在所述伪栅极结构的两侧形成侧墙，并执行重掺杂离子注入，以在所述半导体衬底中形成重掺杂源/漏区；
去除所述侧墙，并在所述半导体衬底上形成完全覆盖所述伪栅极结构的应力材料层；
执行退火工艺；
去除所述应力材料层；
去除所述伪栅极结构，并在留下的沟槽内依次形成高k介电层和金属栅极结构；
形成接触孔，并在通过所述接触孔露出的重掺杂源/漏区上形成自对准硅化物。
在接触孔填充形成第一局部互连层和第二局部互连层，局部互连层的材料可以为金属钨，但局部互连层的材料并不局限于金属钨，可以为任何适合的材料。
为了解决现有技术中的问题，本发明提出了一种新的用于测量硅化物电阻的测试结构以有效的测量硅化物层的电阻。下面结合附图2A、附图2B和附图2C对本发明的具体实施方式做详细说明，其中，附图2B为沿附图2A中的X-X方向做截面所得到用于测量硅化物电阻的测试结构的截面结构示意图，附图2C为沿附图2A中的X’-X’方向做截面所得到用于测量硅化物电阻的测试结构的截面结构示意图。
下面结合附图2A、附图2B和附图2C对本发明的具体实施方式做详细的说明。参照图2A、图2B和图2C，示出根据本发明的一个实施方式得到用于用于测量硅化物电阻的测试结构的俯视结构示意图，以下结合图2A、图2B和图2C对该实施例的用于测量硅化物电阻的测试结构进行具体说明。
如图2A所示，提供用于测量半导体器件结构，半导体器件结构包括半导体衬底200，所述半导体的衬底200中形成有阱和有源区；
半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
在半导体衬底中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构为浅沟槽隔离结构。隔离结构将半导体衬底分为NFET区和PFET区。半导体衬底中还形成有各种阱(well)结构。此外，半导体衬底上可以被定义有源区。
在半导体衬底上形成有伪栅极结构，作为示例，伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。牺牲栅介电层的材料优选氧化物，例如二氧化硅。牺牲栅电极层的材料包括多晶硅或无定形碳，特别优选的是多晶硅。
采用后高K层间介电层/金属栅极工艺在半导体衬底200上形成金属栅极结构。接着在半导体衬底上形成露出有源区201的接触孔，再采用后硅化物工艺在接触孔的底部形成硅化物层202。然后，在半导体衬底上形成局部互连层203和局部互连层204，其中局部互连层203形成在有源区201和浅沟槽隔离区（STI）205上。
在采用后硅化物层工艺完成对半导体器件制作的后段制程（BEOL）之后，对制作的半导体器件（晶圆）的进行测试，测试结构包括第一测试结构209A和第二测试结构209B，附图2B为第一测试结构209A的截面图，附图2C为第二测试结构209B的截面图。在半导体器件的测试区域中，半导体器件的两端连接两个金属焊垫206和207，金属焊垫206和207通过Via0（金属互连线）208，第一局部互连层203、第二局部互连层204以及硅化物层202实现与半导体器件的电性连接。
在本发明的一具体实施方式中，在有源区201和浅沟槽隔离区205的两端连接金属焊点和Via0（金属互连线），在测试区域对半导体器件的电阻进行测试。
如图2B所示，第一测试结构209A位于有源区201上，第一测试结构209A和所述有源区201之间形成有硅化物层202，第一测试结构209A包括位于所述硅化物层202上的条状金属测试件203A，条状金属测试件203A优选为局部互连层203A，以及分别位于条状金属测试203A两端的测试电压施加端和测试电流读取端。具体的，在具有有源区201的半导体衬底200上形成硅化物层202，在硅化物层202上形成局部互连层203A和局部互连层204A，优选的，局部互连层204A位于有源区两端。在有源区两端的局部互连层204A上形成Via0（金属互连线）208A，Via0（金属互连线）与金属焊垫206A、206B相连接。
如图2C所示，所述第二测试结构209B位于隔离结构205上，隔离结构205优选为浅沟槽隔离结构205，第二测试结构209B包括位于隔离结构205上条状金属测试件203B，条状金属测试件203B优选为局部互连层203B，以及分别位于条状金属测试件203B两端的测试电压施加端和测试电流读取端。具体的，在具有浅沟槽隔离结构的半导体衬底200上形成局部互连层203B和局部互连层204B，隔离结构205与条状金属测试件203B之间不具有硅化物层。优选的，局部互连层204B位于浅沟槽隔离结构两端。在浅沟槽隔离结构两端的局部互连层204B上形成Via0（金属互连线）208B，Via0（金属互连线）与金属焊垫207A、207B相连接。
优选地，第一测试结构209A中的条状金属测试件203A和第二测试结构中的209B的条状金属测试件203B的结构相同。
优选地，第一测试结构209A中的条状金属测试件203A和第二测试结构中的209B的条状金属测试件203B的结构两者平行设置。
在本发明的一具体实施例中，将位于半导体器件两端的金属焊垫连接上正向电压，其中，一个金属焊垫与电源的正极相连接，另一个金属焊垫与电源的负极相连接，半导体器件与电源的具体的连接方式根据具体的工艺需要进行选择，电源的连接对于本领域的技术人员是熟知的技术手段，在此就不详细论述。与可选的，在电路中可以串联一个限流电阻。然后，采用电流表测量形成有局部互连层和硅化物层的有源区之间的正向导通电流，以及形成有局部互连层的浅沟槽隔离区之间的正向导通电流。
优选的，如图2B所示，在金属焊垫206A与电源的正极相连接，金属焊垫206B与电源的负极相连接，第一测试结构209A的测试电压值为Vtest1。然后，采用电流表测量形成有条状金属测试件203A和硅化物层202的有源区201之间的正向导通电流，经测量得出测试电流为Imea1。对于如图2B所述的测试结构209A，测试位于有源区201上的条状金属测试件203A和硅化物层202的并联电阻，根据测试得到的参数可以测量得出条状金属测试件203A和硅化物层202的并联方电阻RS1=Vtest1/Imea1。
优选的，如图2C所示，在金属焊垫207A与电源的正极相连接，金属焊垫207B与电源的负极相连接，第二测试结构209B的测试电压值为Vtest2。然后，采用电流表测量形成有条状金属测试件203B的浅沟槽隔离区205之间的正向导通电流，经测量得出测试电流为Imea2。对于如图2C所述的测试结构209B，位于浅沟槽隔离区205上的条状金属测试件203B，浅沟槽隔离区205与金属测试件203B之间不具有硅化物层202，根据测试得到的参数可以测量得出条状金属测试件203B的方电阻RS2=Vtest2/Imea2。
优选地，第一测试结构209A的测试电压与所述第二测试结构209B测试电压大小相同。
优选地，根据测量计算得出的位于有源区上的条状金属测试件203A和硅化物层202的并联方电阻值RS1以及位于浅沟槽隔离区上的条状金属测试件203B的方电阻值RS2，可以计算得出半导体器件中硅化物层202的电阻值RS，RS=RS1*RS2/（RS2-RS1）。
综上所述，根据本发明提出的一种测试硅化物电阻的测试结构，该测量硅化物电阻的测试结构包括两个测试结构，通过计算有源区上的并联的硅化物层和条状金属测试件的电阻值以及计算隔离结构区上的条状金属测试件以间接的测量硅化物层的电阻值，在后栅极工艺中提供准确硅化物层电阻测量的测试结构。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (9)

1.一种用于测量硅化物电阻的测试结构，包括：
第一测试结构和第二测试结构，所述第一测试结构位于有源区上，所述第二测试结构位于隔离结构上，其中所述第一测试结构和所述有源区之间形成有硅化物层；
所述第一测试结构包括位于所述硅化物层上的第一条状金属测试件，以及分别位于所述第一条状金属测试件两端的第一测试电压施加端和第一测试电流读取端；
所述第二测试结构包括位于所述隔离结构上第二条状金属测试件，以及分别位于所述第二条状金属测试件两端的第二测试电压施加端和第二测试电流读取端。
2.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一条状金属测试件与第二条状金属测试件两者平行设置。
3.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述隔离结构为浅沟槽隔离。
4.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述隔离结构与所述第二条状金属测试件之间不具有硅化物层。
5.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一条状金属测试件与所述第二条状金属测试件为局部互连层。
6.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一测试电压与所述第二测试电压大小相同。
7.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一测试结构用于测量位于所述有源区上的所述硅化物层和所述第一条状金属测试件的并联电阻，所述第二测试结构用于测量位于所述隔离结构上的所述第二条状金属测试件的电阻，位于所述有源区上的所述硅化物层和所述第一条状金属测试件的并联阻值为RS1，位于所述隔离结构上的所述第二条状金属测试件的阻值为RS2，所述硅化物层的阻值为RS1*RS2/（RS2-RS1）。
8.根据权利要求7所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一测试结构的所述第一测试电压为Vtest1，根据所述第一测试结构得到的第一测试电流为Imea1，所述RS1为Vtest1/Imea1。
9.根据权利要求7所述的用于测量硅化物电阻的测试结构，其特征在于，所述第二测试结构的第二测试电压值为Vtest2，根据所述第二测试结构得到的第二测试电流为Imea2，所述RS2为Vtest2/Imea2。
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